KR0154618B1 - 브이엠이 버스의 양포트 램 정합회로 - Google Patents

브이엠이 버스의 양포트 램 정합회로

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KR0154618B1 KR1019950039242A KR19950039242A KR0154618B1 KR 0154618 B1 KR0154618 B1 KR 0154618B1 KR 1019950039242 A KR1019950039242 A KR 1019950039242A KR 19950039242 A KR19950039242 A KR 19950039242A KR 0154618 B1 KR0154618 B1 KR 0154618B1
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Abstract

본 발명은 큰 요량의 단일포트 스태틱 램 소자를 이용하여 대용량의 양포트 램 회로를 구성할 수 있는 브이엠이(VME)버스의 양포트 램 정합회로에 관한 것으로, 제어버스, 데이타버스, 주소버스에 연결되어 주소와 제어 신호에 의해 데이타를 양방향으로 출력하거나 입력하는 양포트 램부(1); 제어버스를 통한 제어신호에 의해 로컬 시스템의 주소(A1-A16)혹은 브이엠이버스의 주소(VA1-VA16)를 선택하여 주소버스로 출력하는 주소 정합부(2); 제어버스를 통한 제어신호에 의해 로컬시스템 데이타(D0-D32)와 브이엠이버스 데이타(VD0-VD32)를 선택하여 데이타버스에 입력하거나 출력하고, 데이타 송수신시에 패리티를 검사하여 에러신호를 출력하는 데이타 정합부(3); 제어버스의 제어신호에 의해 로컬시스템의 제어신호와 브이엠이버스의 제어신호 중에서 한쪽을 선택하여 제어버스에 출력하는 제어신호 정합부(4) 및; 주소버스에서 출력되는 신호에 따라 로컬시스템의 주소정보 신호 및 클럭 신호 또는 브이엠이버스의 주소정보 신호를 입력받아 상기 각 회로에 필요한 제어신호를 생성하여 제어버스로 출력하는 제어신호 발생부(5)를 구비하는 것을 특징으로 하여 대용량의 양포트 램을 구성할 수 있고, 바이트 단위로 워드, 롱워드까지 다양한 액세스가 가능하며, 프로그램 가능 로직 소자에서의 신호 조합에 의해 다양한 제어 신호를 생성할 수 있는 효과를 갖는다.

Description

브이엠이(VME)버스의 양포트 램 정합회로
제1도는 본 발명에 따른 브이엠이(VME)버스의 양포트 램 정합회로 블럭도.
제2도는 제1도의 양포트 램부 및 주소 정합부 구성 블럭도.
제3도는 제1도의 데이타 정합부 구성 블럭도.
제4도는 제1도의 제어신호 정합부 구성 블럭도.
제5도는 제1도의 제어신호 발생부 구성 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 : 양포트 램부 2 : 주소 정합부
3 : 데이타 정합부 4 : 제어신호 정합부
5 : 제어신호 발생부 11, 12, 13, 14 : 단방향 버퍼
21, 22 : 단방향 버퍼 31, 32, 35 : 양방향 버퍼
33, 34 : 패리티 검사/양방향 버퍼 41, 51 : PLD(프로그램 가능 로직 소자)
42, 43 : 단방향 버퍼
본 발명은 큰 요량의 단일포트 스태틱 램 소자를 이용하여 대용량의 양포트 램 회로를 구성할 수 있는 브이엠이(VME)버스의 양포트 램 정합회로에 관한 것이다.
일반적으로 프로세서간 통신에서 백플레인 버스로 널리 사용되는 브이엠이버스에서의 양포트 램 정합회로는 스태틱 램 소자로 양포트 램을 사용하였으므로 소용량으로 구성할 수 밖에 없었고, 대용량으로 구성하기 위해서는 많은 소자를 사용하여 양포트 램을 구성하여야 하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로, 전자교환기 시스템에서 브이엠이버스를 사용한 프로세서간 통신에서 양쪽으로 액세스 할 수 있는 램을 두고 데이타 송수신을 할때 용량이 큰 단일포트 스태틱 램을 사용하여 대용량의 양포트 램 정합회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은, 브이엠이버스의 양포트 램 정합회로에 있어서, 제어버스, 데이타버스, 주소버스에 연결되어 주소와 제어 신호에 의해 데이타를 양방향으로 출력하거나 입력하는 양포트 램부; 제어버스를 통한 제어신호에 의해 로컬 시스템의 주소(A1-A16) 혹은 브이엠이버스의 주소(VA1-VA16)중에서 선택하여 주소버스로 출력하는 주소 정합부; 제어버스를 통한 제어신호에 의해 로컬시스템 데이타(D0-D32)와 브이엠이 버스 데이타(VD0-VD32) 중에서 한쪽을 선택하여 데이타버스에 입력하거나 출력하고, 데이타 송수신시에 패리티를 검사하여 에러신호를 출력하는 데이타 정합부; 제어버스의 제어신호에 의해 로컬시스템에서 출력되는 제어신호와 브이엠이버스의 제어신호 중에서 한쪽을 선택하여 제어버스에 출력하는 제어신호 정합부 및; 주소버스에서 출력되는 신호에 따라 로컬시스템에서 출력되는 주소정보 신호 및 클럭 신호 또는 브이엠이버스의 주소정보 신호를 입력받아 상기 각 회로에 필요한 제어신호를 생성하여 제어버스로 출력하는 제어신호 발생부를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도는 본 발명에 따른 브이엠이(VME)버스의 양포트 램 정합회로 블럭도로서, 양포트 램부(1)는 제어버스, 데이타버스, 주소버스에 연결되어 주소와 제어 신호에 의해 데이타를 양방향으로 출력하거나 입력하고, 주소 정합부(2)는 제어버스와 주소버스에 연결되고 로컬 시스템의 중앙 처리장치(CPU)와는 A1-A16의 주소선이 연결되며, 브이엠이버스와는 VA1-VA16의 주소선이 연결되어 상기 제어버스로 부터의 제어신호에 의해 로컬 시스템의 주소(A1-A16) 혹은 브이엠이버스의 주소(VA1-VA16)중에서 선택하여 주소버스로 출력한다.
데이타 정합부(3)는 로컬시스템의 중앙처리장치(CPU)와 32비트의 데이타선(D0-D32)이 연결되고 브이엠이버스와 32비트의 데이타선(VD0-VD32)이 연결되며, 제어버스와 데이타버스에 연결되어 상기 제어버스로 부터의 제어신호에 의해 16비트 단위로 로컬시스템 데이타와 브이엠이 버스 데이타 중에서 한쪽을 선택하여 데이타버스에 입력하거나 출력하고, 데이타 송수신시에 패리티를 검사하여 에러신호를 출력한다.
제어신호 정합부(4)는 제어버스의 제어신호에 의해 로컬시스템의 중앙처리장치(CPU)에서 출력되는 제어신호와 브이엠이버스의 제어신호 중에서 한쪽을 선택하여 제어버스에 출력하고, 제어신호 발생부(5)는 로컬시스템의 중앙처리장치(CPU)에서 출력되는 주소정보 신호 및 클럭 신호와 브이엠이버스의 주소정보 신호를 입력받고 제어버스 및 주소버스와 연결되어 상기 각 회로에 필요한 제어신호를 생성하여 제어버스로 출력한다.
제2도는 제1도의 양포트 램부 및 주소 정합부 구성 블럭도로서, 11, 12, 13, 14는 용량이 큰 8비트의 단일포트 스태틱 램소자, 21, 22는 16비트용 단방향 버퍼를 각각 나타낸다.
도면에 도시된 바와 같이 양포트 램부(1)는 4개의 단일포트 스태틱 램소자(11, 12, 13, 14)로 구성되는데, 상기 각각의 램소자(11~14)는 데이타선이 8비트이며 주소선이 15비트(A0-A14)인 소자를 예로 들었으며, 용량을 확장하려면 더 큰 용량의 램소자를 사용하면 된다. 전체 데이타는 32비트로 구성되어 롱워드를 구성하므로 각각의 램소자(11~14)는 8비트 단위로 동작되고 제어신호에 의해서 구분된다.
첫번째 램소자(11)에는 칩선택 신호인 /CS1, 쓰기 신호인 /WEL 신호, 데이타선 BD0-BD7이 연결되어 제어되고, 두번째 램소자(12)에는 칩선택 신호인 /CS1, 쓰기 신호인 /WEU 신호, 데이타선 BD8-BD15가 연결되어 제어되고, 세번째 램소자(13)에는 칩선택 신호인 /CS2, 쓰기 신호인 /WEL 신호, 데이타선 BD16-BD23 이 연결되어 제어되고, 네번째 램소자(14)에는 칩선택 신호인 /CS2, 쓰기 신호인 /WEL 신호, 데이타선 BD24-BD31이 연결되어 제어된다.
그리고, 상기 각 램소자(11~14)에 공통으로 출력 가능신호인 /OE, 주소버스의 주소선 BA2-BA16이 연결되어 바이트 단위로 워드, 롱워드 까지의 데이타 읽고 쓰기가 수행되며, 상기 /CS1, /CS2, /WEL, /WEU, /OE 신호는 제어버스와 연결되고, BD0-BD31은 데이타버스와 연결된다.
한편, 주소 정합부(2)는 16비트용 단방향 버퍼(21, 22)로 구성되며, 첫번째 단방향 버퍼(21)는 중앙처리장치(CPU)로 부터의 16비트 주소선(A1-A16)과 주소버스(BA1-BA16)에 연결되어 제어버스로 부터의 로컬시스템 인에이블(/LBEN) 신호에 의해 제어되며, 두번째 단방향 버퍼(22)는 브이엠이버스로 부터의 16비트 주소선(VA1-VA16)과 주소버스(BA1-BA16)에 연결되어 제어버스로 부터의 브이엠이버스 인에이블(/VBEN) 신호에 의해 제어된다.
즉 로컬시스템 인에이블(/LBEN) 신호가 액티브(로우:Low)이면 중앙처리장치의 A1-A16 신호가 주소버스에 BA1-BA16 신호로 실리고, 브이엠이버스 인에이블(/VBEN) 신호가 액티브(로우:Low)이면 브이엠이버스의 VA1-VA16 신호가 주소버스에 BA1-BA16 신호로 실린다.
제3도는 제1도의 데이타 정합부 구성 블록도로서, 하위 데이타선(D0-D15)과 제어버스 및 데이타버스에 연결되는 양방향 버퍼(31), 로컬시스템 중앙처리장치(CPU)의 상위 데이타선(D16-D31)과 제어버스 및 데이타버스에 연결되는 양방향 버퍼(32), 브이엠이버스의 하위 데이타선(VD0-VD15)과 제어버스 및 데이타버스에 연결되는 패리티 검사 기능을 갖는 패리티 검사/양방향 버퍼(33), 브이엠이버스의 상위 데이타선(VD16-VD31)과 제어버스 및 데이타버스에 연결되는 패리티 검사 기능을 갖는 패리티 검사/양방향 버퍼(34), 출력되는 하위 데이타(BD0-BD15)와 상위 데이타(BD16-BD31)를 상호 교환해주는 양방향 버퍼(35)로 구성되어 있다.
그리고, 상기 첫번째 양방향 버퍼(31)는 중앙처리장치(CPU)로 부터의 16비트 데이타선(D0-D15)과 데이타버스이 16비트 데이타선(BD0-BD15)을 제어버스로 부터의 LDIRL 신호와 /LDOEL신호에 의해 제어하며, 상기 두번째 양방향 버퍼(32)는 중앙처리장치(CPU)로 부터의 16비트 데이타선(D16-D31)과 데이타버스의 16비트 데이타선(BD16-BD31)을 제어버스로 부터의 LDIRH 신호와 /LDOEH신호에 의해 제어하며, 상기 세번째 양방향 버퍼(35)는 데이타버스의 하위16비트 데이타선(BD0-BD15)과 상위 16비트 데이타선(BD16-BD31)을 제어버스로 부터의 HLDIR 신호와 /HLEN신호에 의해 제어한다.
또한, 패리티 검사 기능을 갖는 첫번째 패리티 검사/양방향 버퍼(33)는 브이엠이버스의 하위 데이타선(VD0-VD15)과 데이타버스의 16비트 데이타선(BD0-BD15)을 제어버스로 부터의 /VDOET 신호와 /VDOERL신호에 의해 제어하며, 패리티 검사 기능을 갖는 두 번째 패리티 검사/양방향 버퍼(34)는 브이엠이버스의 상위 데이타선(VD16-VD31)과 데이타버스의 16비트 데이타선(BD16-BD31)을 제어버스로 부터의 /VDOET 신호와 /VDOERH신호에 의해 제어한다.
즉, LDIRL 신호가 하이(High)이고 /LDOEL 신호가 액티브(로우)이면 중앙처리장치(CPU)의 D0-D15 신호가 데이타버스에 BD0-BD15 신호로 실리고, LDIRL 신호가 로우(Low)이고 /LDOEL 신호가 액티브(로우)이면 데이타버스의 BD0-BD15 신호가 중앙처리장치의 D0-D15 신호로 실린다. LDIRH 신호가 하이(High)이고 /LDOEH 신호가 액티브(로우)이면 중앙처리장치의 D16-D31 신호가 데이타버스에 BD16-BD31 신호로 실리고, LDIRH 신호가 로우(Low)이고 /LDOEH 신호가 액티브(로우)이면 데이타버스의 BD16-BD31 신호가 중앙처리장치의 D16-D31 신호로 실린다.
/VDOET 신호가 액티브(로우)이면 데이타버스의 BD0-BD31 신호가 브이엠이버스에 VD0-VD31 신호로 실리고, /VDOERL 신호가 액티브(로우)이면 브이엠이버스의 VD0-VD15 신호가 데이타버스의 BD0-BD15 신호로 실리며, /VDOERH 신호가 액티브(로우)이면 브이엠이버스의 VD16-VD31 신호가 데이타버스의 BD16-BD31 신호로 실리며, 데이타 송수신시에 패리티 에러가 발생하면 에러발생(/PERR) 신호가 액티브(로우)로 되어 제어버스에 실린다.
HLDIR 신호가 하이(High)이고 /HLEN 신호가 액티브(로우)이면 데이타버스의 BD16-BD31 신호가 데이타버스에 BD0-BD15 신호로 실리고, HLDIR 신호가 로우(Low)이고 /HLEN 신호가 액티브(로우)이면 데이타 버스의 BD0-BD15 신호가 데이타버스에 BD16-BD31 신호로 실린다.
제4도는 제1도의 제어신호 정합부 구성 블록도로서, 입력 신호를 조합하여 출력하는 프로그램 가능 로직 소자(PLD)(41)와, 제어신호를 버퍼링 해주는 8비트 단방향 버퍼 2개(42, 43)로 구성된다.
도면에 도시된 바와 같이 상기 프로그램 가능 로직 소자(PLD)(41)는 중앙처리장치로부터 데이타 스트로브신호인 /CPUDS, 주소 신호인 A0-A1, 데이타 크기 신호인 SIZ0-SIZ1 신호를 입력받아 상위 바이트 유효 신호인 /UPSEL, 하위 바이트 유효 신호인 /LOSEL, 롱워드 유효 신호인 /ILWORD를 단방향버퍼(42)에 출력해 준다.
그리고, 첫번째 단방향버퍼(42)는 상기 프로그램 가능 로직 소자(41)로 부터 상기 /UPSEL, /LOSEL, /ILWORD를 입력받고 중앙처리장치(CPU)로 부터 쓰기 신호인 /CPUWR와 주소 유효 신호인 /CPUAS를 입력받아 로컬시스템 인에이블(/LBEN) 신호가 액티브(로우) 일 때 /BUDS, /BLDS, /BLWORD, /BRW, /BAS 신호를 제어버스에 출력해 주고, 두번째 단방향버퍼(43)는 브이엠이버스로 부터 /DS0, /DS1, /LWORD, /WRITE, /AS 신호를 입력받아 브이엠이버스 인에이블(/VBEN) 신호가 액티브(로우)일 때 /BUDS, /BLDS, /BLWORD, /BRW, /BAS 신호가 제어버스에 출력된다.
제5도는 제1도의 제어신호 발생부 구성 블록도로서, 프로그램 가능 로직 소자(51)는 중앙처리장치로 부터 주소 정보 신호인 A17, A18, A19, /CPUAS와 클럭 신호인 20MCLK을 입력 받고, 브이엠이버스로 부터 VA17, VA18, VA19, /VAS, AM5, AM4, AM3, AM2, AM1, AM0의 주소 정보 신호를 입력 받고, 제어버스로 부터 /BUDS, /BLDS, /BLWORD, /BRW, /BAS, /PERR 신호를 입력 받고, 주소버스로 부터 /BA1 신호를 입력 받아 조합하여 상기 각부에 필요한 제어신호를 생성하여 제어버스로 출력한다.
상기한 바에 의하면 본 발명은 전자교환기 시스템에서 브이엠이버스를 사용한 프로세서 통신에서 양포트 램 정합회로에 사용되는 단일포트스태틱 램의 크기에 따라 대용량의 양포트 램을 구성할 수 있고, 32비트로 구성되어 있으므로 바이트 단위로 워드, 롱워드까지 다양한 액세스가 가능하며, 프로그램 가능 로직 소자에서의 신호 조합에 의해 다양한 제어 신호를 생성할 수 있으므로 다양한 응용을 할 수 있는 효과를 갖는다.

Claims (7)

  1. 브이엠이버스의 양포트 램 정합회로에 있어서, 제어버스, 데이타버스, 주소버스에 연결되어 주소와 제어 신호에 의해 데이타를 양방향으로 출력하거나 입력하는 양포트 램부(1); 제어버스를 통한 제어신호에 의해 로컬 시스템의 주소(A1-A16) 혹은 브이엠이버스의 주소(VA1-VA16)중에서 선택하여 주소버스로 출력하는 주소 정합부(2); 제어버스를 통한 제어신호에 의해 로컬시스템의 중앙처리장치(CPU) 데이타(D0-D32) 혹은 브이엠이버스 데이타(VD0-VD32)를 선택 데이타버스에 입력하거나 출력하고, 데이타 송수신시에 패리티를 검사하여 에러신호를 출력하는 데이타 정합부(3); 제어버스의 제어신호에 의해 로컬시스템의 제어신호와 브이엠이버스의 제어신호 중에서 한쪽을 선택하여 제어버스에 출력하는 제어신호 정합부(4) 및; 주소버스에서 출력되는 신호에 따라 로컬시스템의 주소정보 신호 및 클럭 신호 또는 브이엠이버스의 주소정보 신호를 입력받아 상기 각 회로에 필요한 제어신호를 생성하여 제어버스로 출력하는 제어신호 발생부(5)를 구비하는 것을 특징으로 하는 브이엠이버스의 양포트 램 정합회로.
  2. 제1항에 있어서, 상기 양포트 램부(1)는, 제어버스로 부터 입력되는 칩선택 신호(/CS), 쓰기 신호(/WEL,/WEU), 출력 가능신호(/OE)와 주소버스로 부터 입력되는 주소에 따라 데이타의 읽고 쓰기를 수행하는 다수의 단일포트 스태틱 램소자(11~14)를 구비하는 것을 특징으로 하는 브이엠이버스의 양포트 램 정합회로.
  3. 제2항에 있어서, 상기 다수의 단일포트 스태틱 램소자는, 워드 또는 롱워드의 데이타를 바이트 단위로 읽고 쓰도록 구성되는 것을 특징으로 하는 브이엠이버스의 양포트 램 정합회로.
  4. 제1항에 있어서, 상기 주소 정합부(2)는, 제어버스를 통한 로컬시스템 인에이블(/LBEN) 신호에 액티브되면 로컬시스템의 주소(A1-A16)를 주소버스로 전달하는 제1단방향 버퍼(21) 및; 제어버스를 통한 브이엠이버스 인에이블(/VBEN) 신호가 액티브되면 브이엠이버스의 주소(VA1-VA16)를 주소버스로 전달하는 제2단방향버스(22)를 구비하는 것을 특징으로 하는 브이엠이버스의 양포트 램 정합회로.
  5. 제1항에 있어서, 상기 데이타 정합부(3)는, 제어버스로 부터의 LDIRL 신호와 /LDOEL신호에 따라 로컬시스템의 하위데이타(D0-D15)를 데이타버스에 전달하거나 데이타버스의 하위 데이타를 상기 로컬시스템으로 전달하는 제1양방향 버퍼(31); 제어버스로 부터의 LDIRH 신호와 /LDOEH신호에 따라 로컬시스템의 상위데이타(D16-D31)를 데이타버스에 전달하고 데이타버스의 상위데이타를 상기 로컬시스템으로 전달하는 제2양방향 버퍼(32); 제어버스로 부터의 /VDOET 신호, /VDOERL 신호, /VDOERH 신호에 따라 데이타버스의 데이타를 브이엠이버스에 전달하거나 브이엠이버스의 데이타를 데이타버스에 전달하고, 데이타 송수신시 패리티 에러가 발생하면 에러발생(/PERR) 신호를 제어버스로 전달하는 제1 및 제2 패리티검사/양방향 버퍼(33, 34) 및; 제어버스로 부터의 HLDIR 신호와 /HLEN 신호에 따라 데이타버스의 상, 하위데이타를 상호변환하는 제3양방향 버퍼(35)를 구비하는 것을 특징으로 하는 브이엠이버스의 양포트 램 정합회로.
  6. 제1항에 있어서, 제어신호 정합부(4)는, 로컬시스템으로 부터 데이타 스트로브신호(/CPUDS)와 주소신호(A0, A1)와 데이타 크기신호(SIZ0, SIZ1)를 입력받아 상위 바이트 유효신호(/UPSEL), 하위 바이트 유효신호(/LOSEL), 롱워드 유효신호(/ILWORD)를 출력하는 제1프로그램 가능 로직 소자(PLD)(41); 제어버스로 부터 로컬시스템 인에이블(/LBEN) 신호가 액티브되면 상기 제1프로그램 가능 로직 소자(41)의 출력과 로컬시스템으로 부터 입력되는 쓰기신호(/CPUWR)와 주소 유효신호(/CPUAS)를 입력받아 스트로브(/BUDS, /BLDS, /BLWORD, /BRW, /BAS)를 제어버스로 출력하는 제3단방향 버퍼(42); 및 제어버스로 부터 브이엠이버스 인에이블(/LBEN) 신호가 액티브되면 브이엠이버스로 부터 /DS0, /DS1, /LWORD, /WRITE, /AS 신호를 입력받아 스트로브(/BUDS, /BLDS, /BLWORD, /BRW, /BAS)를 제어버스로 출력하는 제4단방향 버퍼(43)를 구비하는 것을 특징으로 하는 브이엠이버스의 양포트 램 정합회로.
  7. 제1항에 있어서, 상기 제어신호 발생부(5)는, 주소버스로 부터 /BA1 신호가 입력되면 로컬시스템으로 부터 주소정보 신호(A17, A18, A19, /CPUAS)와 클럭신호(20MCLK)를, 브이엠이버스로 부터 주소정보(VA17~VA19, AM0~AM5)를 입력받고 제어버스로 부터 에러발생 신호(PERR) 및 스트로브(/BUDS, /BLDS, /BLWORD, /BRW, /BAS)를 입력받아 제어신호를 생성하여 제어버스로 출력하는 제2프로그램 가능 로직 소자(51)를 구비하는 것을 특징으로 하는 브이엠이버스의 양포트 램 정합회로.
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