JP2677069B2 - データ処理システム - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はデータ処理システムに関
し、特に入出力制御装置に接続された複数の中央処理装
置が負荷分散処理を行うデータ処理システムに関する。
し、特に入出力制御装置に接続された複数の中央処理装
置が負荷分散処理を行うデータ処理システムに関する。
【０００２】
【従来の技術】近年、データ処理システムの規模の拡大
と普及とに伴い、データ処理システムの無停止運用や高
信頼性が、一般に強く要求されて来ている。そして、デ
ータ処理システムのダウンは、ハードウェアの故障やソ
フトウェアに内在するバグだけではなく、操作ミスなど
の人的要因よっても生ずることが、無視できなくなって
来ている。
と普及とに伴い、データ処理システムの無停止運用や高
信頼性が、一般に強く要求されて来ている。そして、デ
ータ処理システムのダウンは、ハードウェアの故障やソ
フトウェアに内在するバグだけではなく、操作ミスなど
の人的要因よっても生ずることが、無視できなくなって
来ている。
【０００３】次に、従来のデータ処理システムについて
図面を参照して説明する。
図面を参照して説明する。
【０００４】図５は、従来のデータ処理システムの一例
を示すブロック図である。従来のデータ処理システム
は、図５に示すように、記憶部１２１−１，……１２１
−ｎを有するｎ個の中央処理装置と、特定の外部装置１
５０よりファイル情報を入手してｎ個の中央処理装置１
２０−１，……１２０−ｎのうちの任意の中央処理装置
１２０−ｉに対してＤＭＡ転送をする入出力制御装置１
１０とを、バス１３０および制御線１４０を介して接続
している。
を示すブロック図である。従来のデータ処理システム
は、図５に示すように、記憶部１２１−１，……１２１
−ｎを有するｎ個の中央処理装置と、特定の外部装置１
５０よりファイル情報を入手してｎ個の中央処理装置１
２０−１，……１２０−ｎのうちの任意の中央処理装置
１２０−ｉに対してＤＭＡ転送をする入出力制御装置１
１０とを、バス１３０および制御線１４０を介して接続
している。
【０００５】そして、入出力制御装置１１０は、外部装
置１５０から入手したファイル情報を格納する記憶部１
１１と、そのファイル情報内のファイル名からハッシュ
変換してＤＭＡ転送先の中央処理装置１２０−ｉを決定
する制御処理部１１２と、その制御処理部１１２の指示
によりＤＭＡ転送を行うＤＭＡ制御部１１３と、システ
ムで使用するファイル名および中央処理装置１２０−
１，……１２０−ｎの構成数ｎによりファイル情報が各
ファイル名毎に複数の中央処理装置１２０−１，……１
２０−ｎに平均して分散処理されるためのＤＭＡ転送先
決定用ハッシュ変換情報を格納するハッシュ変換表格納
部１１４とを含んで構成されている。
置１５０から入手したファイル情報を格納する記憶部１
１１と、そのファイル情報内のファイル名からハッシュ
変換してＤＭＡ転送先の中央処理装置１２０−ｉを決定
する制御処理部１１２と、その制御処理部１１２の指示
によりＤＭＡ転送を行うＤＭＡ制御部１１３と、システ
ムで使用するファイル名および中央処理装置１２０−
１，……１２０−ｎの構成数ｎによりファイル情報が各
ファイル名毎に複数の中央処理装置１２０−１，……１
２０−ｎに平均して分散処理されるためのＤＭＡ転送先
決定用ハッシュ変換情報を格納するハッシュ変換表格納
部１１４とを含んで構成されている。
【０００６】なお、従来のデータ処理システムは、シス
テムの立上げ時に予め人手により、ＤＭＡ転送先決定用
ハッシュ変換情報を手作業入力装置１６０から入力して
ハッシュ変換表格納部１１４に書込む作業を行ってから
運用していた。
テムの立上げ時に予め人手により、ＤＭＡ転送先決定用
ハッシュ変換情報を手作業入力装置１６０から入力して
ハッシュ変換表格納部１１４に書込む作業を行ってから
運用していた。
【０００７】次に、従来のデータ処理システムの動作に
ついて図５を参照して説明する。
ついて図５を参照して説明する。
【０００８】まず、入出力制御装置１１０の記憶部１１
１は、特定の外部装置１５０より、ファイル情報を入手
して格納する。
１は、特定の外部装置１５０より、ファイル情報を入手
して格納する。
【０００９】そこで、制御処理部１１２は、マイクロプ
ログラム制御によって記憶部１１１に格納されたファイ
ル情報の中のファイル名を入手して、予め手作業入力装
置１６０によりＤＭＡ転送決定用ハッシュ変換情報を与
えられたハッシュ変換表格納部１１４を参照することに
より、特定のＤＭＡ転送先の中央処理装置１２０−ｉの
指定を入手する。
ログラム制御によって記憶部１１１に格納されたファイ
ル情報の中のファイル名を入手して、予め手作業入力装
置１６０によりＤＭＡ転送決定用ハッシュ変換情報を与
えられたハッシュ変換表格納部１１４を参照することに
より、特定のＤＭＡ転送先の中央処理装置１２０−ｉの
指定を入手する。
【００１０】そして、制御処理部１１２は、ＤＭＡ制御
部１１３に対して、ＤＭＡ転送するファイル情報の記憶
部１１１上の格納場所および転送情報量並びに中央処理
装置１２０−ｉの指定を送出するので、ＤＭＡ制御部１
１３は、中央処理装置１２０−ｉに対してＤＭＡ転送を
行っている。
部１１３に対して、ＤＭＡ転送するファイル情報の記憶
部１１１上の格納場所および転送情報量並びに中央処理
装置１２０−ｉの指定を送出するので、ＤＭＡ制御部１
１３は、中央処理装置１２０−ｉに対してＤＭＡ転送を
行っている。
【００１１】
【発明が解決しようとする課題】上述した従来のデータ
処理システムは、処理するファイル情報を複数の中央処
理装置に分散するために、予めＤＭＡ転送先決定用ハッ
シュ変換情報を中央処理装置の構成数と処理すべきファ
イルの情報量とを考慮して作成する必要があるけれど
も、増大する将来のファイルの情報量を予測することは
困難であり、ファイルの情報量の増大に伴い、複数の中
央処理装置への処理の分散に片寄りが生じたときに、Ｄ
ＭＡ転送先決定用ハッシュ変換情報の更新のために、運
用を停止する必要が生ずるという欠点を有している。
処理システムは、処理するファイル情報を複数の中央処
理装置に分散するために、予めＤＭＡ転送先決定用ハッ
シュ変換情報を中央処理装置の構成数と処理すべきファ
イルの情報量とを考慮して作成する必要があるけれど
も、増大する将来のファイルの情報量を予測することは
困難であり、ファイルの情報量の増大に伴い、複数の中
央処理装置への処理の分散に片寄りが生じたときに、Ｄ
ＭＡ転送先決定用ハッシュ変換情報の更新のために、運
用を停止する必要が生ずるという欠点を有している。
【００１２】また、従来のデータ処理システムは、この
ＤＭＡ転送先決定用ハッシュ変換情報を、システムの立
上げ時に人手により与えるために、人的な誤りを混入さ
せる可能性があり、システムの信頼度を低くするという
欠点を有している。
ＤＭＡ転送先決定用ハッシュ変換情報を、システムの立
上げ時に人手により与えるために、人的な誤りを混入さ
せる可能性があり、システムの信頼度を低くするという
欠点を有している。
【００１３】
【課題を解決するための手段】第１の発明のデータ処理
システムは、読出し書込み可能な第１の記憶部を有して
マイクロプログラムにより制御される入出力制御装置
と、読出し書込み可能な第２の記憶部および前記第２の
記憶部に格納する情報を処理する演算処理部を有する複
数の中央処理装置とを制御線およびバスを介して接続す
るデータ処理システムにおいて、（Ａ）前記演算処理部
あるいは前記入出力制御装置からの指示により、前記第
２の記憶部に対する制御を行い、前記第２の記憶部が有
効な情報を保有しているときおよび前記第２の記憶部が
情報の読出しや書込みの動作中のときに有効となる第１
の状態信号を出力し、前記第２の記憶部が前記入出力制
御装置から受けた情報の書込みの動作中のときに有効と
なる第２の状態信号を出力する制御部、を前記中央処理
装置のそれぞれに備えるとともに、（Ｂ）最大のシステ
ム構成として許容された前記中央処理装置の個数に対応
するビット数を有し、実際に稼働中の前記中央処理装置
の各々に対応する各ビットをオフにしてその他の各ビッ
トをオンにしたマスクレジスタと、最大のシステム構成
として許容された前記中央処理装置の個数の２倍のビッ
ト数を有し、前記第１の状態信号および前記第２の状態
信号の各々を入力して保持する状態レジスタと、マイク
ロプログラムの制御によって、前記マスクレジスタの内
容を入力して、ＤＭＡ転送が可能であることを認識し
て、ＤＭＡ転送の起動要求，ＤＭＡ転送の方向，転送情
報の前記第１の記憶部内の格納位置，転送情報量などの
指示を行う制御処理部と、前記制御処理部からＤＭＡ転
送の起動要求を受けたときにオンとなり、そのＤＭＡ転
送が終了したときにオフとなるＤＭＡ要求フラグと、前
記制御処理部からＤＭＡ転送の方向を受けて、前記第２
の記憶部への書込みのときにオンとなり、前記第２の記
憶部からの読出しのときにオフとなる転送方向フラグ
と、前記マスクレジスタおよび前記状態レジスタ並びに
前記転送方向フラグの内容を入力して、最適なＤＭＡ転
送先である前記中央処理装置を示すコードを出力する転
送先決定部と、前記ＤＭＡ要求フラグがオンのときに、
前記転送先決定部から受けたＤＭＡ転送先を示すコード
を保持する転送先レジスタと、前記制御処理部からＤＭ
Ａ転送の起動要求を受けて、前記ＤＭＡ要求フラグおよ
び前記転送先レジスタ並びに前記転送方向フラグの内容
を入力して、ＤＭＡ転送先の前記中央処理装置に対して
前記制御線を介してＤＭＡ転送要求を送って、前記中央
処理装置から前記制御線を介してＤＭＡ転送可能信号の
応答を受けて、前記第１の記憶部および前記第２の記憶
部の間でのＤＭＡ転送を実行するＤＭＡ制御部と、を前
記入出力制御装置に備えて構成されている。
システムは、読出し書込み可能な第１の記憶部を有して
マイクロプログラムにより制御される入出力制御装置
と、読出し書込み可能な第２の記憶部および前記第２の
記憶部に格納する情報を処理する演算処理部を有する複
数の中央処理装置とを制御線およびバスを介して接続す
るデータ処理システムにおいて、（Ａ）前記演算処理部
あるいは前記入出力制御装置からの指示により、前記第
２の記憶部に対する制御を行い、前記第２の記憶部が有
効な情報を保有しているときおよび前記第２の記憶部が
情報の読出しや書込みの動作中のときに有効となる第１
の状態信号を出力し、前記第２の記憶部が前記入出力制
御装置から受けた情報の書込みの動作中のときに有効と
なる第２の状態信号を出力する制御部、を前記中央処理
装置のそれぞれに備えるとともに、（Ｂ）最大のシステ
ム構成として許容された前記中央処理装置の個数に対応
するビット数を有し、実際に稼働中の前記中央処理装置
の各々に対応する各ビットをオフにしてその他の各ビッ
トをオンにしたマスクレジスタと、最大のシステム構成
として許容された前記中央処理装置の個数の２倍のビッ
ト数を有し、前記第１の状態信号および前記第２の状態
信号の各々を入力して保持する状態レジスタと、マイク
ロプログラムの制御によって、前記マスクレジスタの内
容を入力して、ＤＭＡ転送が可能であることを認識し
て、ＤＭＡ転送の起動要求，ＤＭＡ転送の方向，転送情
報の前記第１の記憶部内の格納位置，転送情報量などの
指示を行う制御処理部と、前記制御処理部からＤＭＡ転
送の起動要求を受けたときにオンとなり、そのＤＭＡ転
送が終了したときにオフとなるＤＭＡ要求フラグと、前
記制御処理部からＤＭＡ転送の方向を受けて、前記第２
の記憶部への書込みのときにオンとなり、前記第２の記
憶部からの読出しのときにオフとなる転送方向フラグ
と、前記マスクレジスタおよび前記状態レジスタ並びに
前記転送方向フラグの内容を入力して、最適なＤＭＡ転
送先である前記中央処理装置を示すコードを出力する転
送先決定部と、前記ＤＭＡ要求フラグがオンのときに、
前記転送先決定部から受けたＤＭＡ転送先を示すコード
を保持する転送先レジスタと、前記制御処理部からＤＭ
Ａ転送の起動要求を受けて、前記ＤＭＡ要求フラグおよ
び前記転送先レジスタ並びに前記転送方向フラグの内容
を入力して、ＤＭＡ転送先の前記中央処理装置に対して
前記制御線を介してＤＭＡ転送要求を送って、前記中央
処理装置から前記制御線を介してＤＭＡ転送可能信号の
応答を受けて、前記第１の記憶部および前記第２の記憶
部の間でのＤＭＡ転送を実行するＤＭＡ制御部と、を前
記入出力制御装置に備えて構成されている。
【００１４】また、第２の発明のデータ処理システム
は、第１の記憶部を有する入出力制御装置と、第２の記
憶部および演算処理部を有する複数の中央処理装置とを
制御線とバスとを介して接続するデータ処理システムに
おいて、（Ａ）前記中央処理装置のそれぞれで、前記演
算処理部および前記入出力制御装置からの指示により、
前記第２の記憶部に対する読出し書込みを行い、前記第
２の記憶部が有効な情報を保有しているときおよび前記
第２の記憶部が情報の読出しや書込みの動作中のときに
有効となる第１の状態信号を出力するとともに、前記第
２の記憶部が前記入出力制御装置から受けた情報の書込
みの動作中のときに有効となる第２の状態信号を出力
し、（Ｂ）前記入出力制御装置で、最大のシステム構成
として許容された前記中央処理装置の個数に対応するビ
ット数のマスクレジスタを有して、実際に稼働中の前記
中央処理装置の各々に対応する各ビットをオフにすると
ともに、その他の各ビットをオンにし、（Ｃ）最大のシ
ステム構成として許容された前記中央処理装置の個数の
２倍のビット数の状態レジスタを前記入出力制御装置に
有して、前記第１の状態信号および前記第２の状態信号
の各々を入力して保持し、（Ｄ）前記入出力制御装置
で、前記マスクレジスタの内容を参照して、ＤＭＡ転送
が可能であることを認識して、ＤＭＡ転送の起動要求，
ＤＭＡ転送の方向，転送情報の前記第１の記憶部内の格
納位置，転送情報量などの指示を行い、（Ｅ）前記入出
力制御装置で、ＤＭＡ転送の起動要求によりＤＭＡ要求
フラグをオンの状態にするとともに、そのＤＭＡ転送が
終了したときにオフの状態にし、（Ｆ）前記入出力制御
装置で、ＤＭＡ転送の方向の指示を受けて、前記第２の
記憶部への書込みのときに、転送方向フラグをオンの状
態にするとともに、前記第２の記憶部からの読出しのと
きにオフの状態にし、（Ｇ）前記入出力制御装置で、前
記マスクレジスタおよび前記状態レジスタ並びに前記転
送方向フラグの内容を入力して、最適なＤＭＡ転送先で
ある前記中央処理装置を示すコードを生成して、前記Ｄ
ＭＡ要求フラグがオンのときには、転送先レジスタに保
持し、（Ｈ）前記入出力制御装置で、ＤＭＡ転送の起動
要求を受けて、前記ＤＭＡ要求フラグおよび前記転送先
レジスタ並びに前記転送方向フラグの内容を入力して、
ＤＭＡ転送先の前記中央処理装置に対して前記制御線を
介してＤＭＡ転送要求を送って、前記中央処理装置から
前記制御線を介してＤＭＡ転送可能信号の応答を受け
て、前記第１の記憶部および前記第２の記憶部の間での
ＤＭＡ転送を実行する、ことにより構成されている。
は、第１の記憶部を有する入出力制御装置と、第２の記
憶部および演算処理部を有する複数の中央処理装置とを
制御線とバスとを介して接続するデータ処理システムに
おいて、（Ａ）前記中央処理装置のそれぞれで、前記演
算処理部および前記入出力制御装置からの指示により、
前記第２の記憶部に対する読出し書込みを行い、前記第
２の記憶部が有効な情報を保有しているときおよび前記
第２の記憶部が情報の読出しや書込みの動作中のときに
有効となる第１の状態信号を出力するとともに、前記第
２の記憶部が前記入出力制御装置から受けた情報の書込
みの動作中のときに有効となる第２の状態信号を出力
し、（Ｂ）前記入出力制御装置で、最大のシステム構成
として許容された前記中央処理装置の個数に対応するビ
ット数のマスクレジスタを有して、実際に稼働中の前記
中央処理装置の各々に対応する各ビットをオフにすると
ともに、その他の各ビットをオンにし、（Ｃ）最大のシ
ステム構成として許容された前記中央処理装置の個数の
２倍のビット数の状態レジスタを前記入出力制御装置に
有して、前記第１の状態信号および前記第２の状態信号
の各々を入力して保持し、（Ｄ）前記入出力制御装置
で、前記マスクレジスタの内容を参照して、ＤＭＡ転送
が可能であることを認識して、ＤＭＡ転送の起動要求，
ＤＭＡ転送の方向，転送情報の前記第１の記憶部内の格
納位置，転送情報量などの指示を行い、（Ｅ）前記入出
力制御装置で、ＤＭＡ転送の起動要求によりＤＭＡ要求
フラグをオンの状態にするとともに、そのＤＭＡ転送が
終了したときにオフの状態にし、（Ｆ）前記入出力制御
装置で、ＤＭＡ転送の方向の指示を受けて、前記第２の
記憶部への書込みのときに、転送方向フラグをオンの状
態にするとともに、前記第２の記憶部からの読出しのと
きにオフの状態にし、（Ｇ）前記入出力制御装置で、前
記マスクレジスタおよび前記状態レジスタ並びに前記転
送方向フラグの内容を入力して、最適なＤＭＡ転送先で
ある前記中央処理装置を示すコードを生成して、前記Ｄ
ＭＡ要求フラグがオンのときには、転送先レジスタに保
持し、（Ｈ）前記入出力制御装置で、ＤＭＡ転送の起動
要求を受けて、前記ＤＭＡ要求フラグおよび前記転送先
レジスタ並びに前記転送方向フラグの内容を入力して、
ＤＭＡ転送先の前記中央処理装置に対して前記制御線を
介してＤＭＡ転送要求を送って、前記中央処理装置から
前記制御線を介してＤＭＡ転送可能信号の応答を受け
て、前記第１の記憶部および前記第２の記憶部の間での
ＤＭＡ転送を実行する、ことにより構成されている。
【００１５】さらに、第３の発明のデータ処理システム
は、第１の記憶部を有する入出力制御装置と、第２の記
憶部および演算処理部を有する複数の中央処理装置とを
制御線とバスとを介して接続するデータ処理システムに
おいて、（Ａ）前記演算処理部および前記入出力制御装
置からの指示により、前記第２の記憶部に対する読出し
書込みを行い、前記第２の記憶部が有効な情報を保有し
ているときおよび前記第２の記憶部が情報の読出しや書
込みの動作中のときに有効となる第１の状態信号を出力
するとともに、前記第２の記憶部が前記入出力制御装置
から受けた情報の書込みの動作中のときに有効となる第
２の状態信号を出力するそれぞれの前記中央処理装置の
制御部と、（Ｂ）最大のシステム構成として許容された
前記中央処理装置の個数の２倍のビット数を有して、前
記第１の状態信号および前記第２の状態信号の各々を入
力して保持する前記入出力制御装置の状態レジスタと、
（Ｃ）ＤＭＡ転送の起動要求，ＤＭＡ転送の方向，転送
情報の前記第１の記憶部内の格納位置，転送情報量など
の動作を指示する前記入出力制御装置の制御処理部と、
（Ｄ）前記制御処理部からＤＭＡ転送の方向の指示を受
けて、前記第２の記憶部への書込みのときに、オンの状
態になるとともに、前記第２の記憶部からの読出しのと
きにオフの状態になる前記入出力制御装置の転送方向フ
ラグと、（Ｅ）前記状態レジスタおよび前記転送方向フ
ラグの内容を入力して、最適なＤＭＡ転送先である前記
中央処理装置を示すコードを生成して保持する前記入出
力制御装置の転送先レジスタと、（Ｆ）前記制御処理部
からＤＭＡ転送の起動要求を受けて、前記転送先レジス
タおよび前記転送方向フラグの内容を入力して、ＤＭＡ
転送先の前記中央処理装置に対して前記制御線を介して
ＤＭＡ転送要求を送って、前記中央処理装置から前記制
御線を介してＤＭＡ転送可能信号の応答を受けて、前記
第１の記憶部および前記第２の記憶部の間でのＤＭＡ転
送を実行する前記入出力制御装置のＤＭＡ制御部と、を
備えて構成されている。
は、第１の記憶部を有する入出力制御装置と、第２の記
憶部および演算処理部を有する複数の中央処理装置とを
制御線とバスとを介して接続するデータ処理システムに
おいて、（Ａ）前記演算処理部および前記入出力制御装
置からの指示により、前記第２の記憶部に対する読出し
書込みを行い、前記第２の記憶部が有効な情報を保有し
ているときおよび前記第２の記憶部が情報の読出しや書
込みの動作中のときに有効となる第１の状態信号を出力
するとともに、前記第２の記憶部が前記入出力制御装置
から受けた情報の書込みの動作中のときに有効となる第
２の状態信号を出力するそれぞれの前記中央処理装置の
制御部と、（Ｂ）最大のシステム構成として許容された
前記中央処理装置の個数の２倍のビット数を有して、前
記第１の状態信号および前記第２の状態信号の各々を入
力して保持する前記入出力制御装置の状態レジスタと、
（Ｃ）ＤＭＡ転送の起動要求，ＤＭＡ転送の方向，転送
情報の前記第１の記憶部内の格納位置，転送情報量など
の動作を指示する前記入出力制御装置の制御処理部と、
（Ｄ）前記制御処理部からＤＭＡ転送の方向の指示を受
けて、前記第２の記憶部への書込みのときに、オンの状
態になるとともに、前記第２の記憶部からの読出しのと
きにオフの状態になる前記入出力制御装置の転送方向フ
ラグと、（Ｅ）前記状態レジスタおよび前記転送方向フ
ラグの内容を入力して、最適なＤＭＡ転送先である前記
中央処理装置を示すコードを生成して保持する前記入出
力制御装置の転送先レジスタと、（Ｆ）前記制御処理部
からＤＭＡ転送の起動要求を受けて、前記転送先レジス
タおよび前記転送方向フラグの内容を入力して、ＤＭＡ
転送先の前記中央処理装置に対して前記制御線を介して
ＤＭＡ転送要求を送って、前記中央処理装置から前記制
御線を介してＤＭＡ転送可能信号の応答を受けて、前記
第１の記憶部および前記第２の記憶部の間でのＤＭＡ転
送を実行する前記入出力制御装置のＤＭＡ制御部と、を
備えて構成されている。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は、本発明のデータ処理システムの一
実施例を示すブロック図である。本実施例のデータ処理
システムは、図１に示すように、読出し書込み可能な第
１の記憶部である記憶部１１を有してマイクロプログラ
ムにより制御される入出力制御装置１０と、読出し書込
み可能な第２の記憶部である記憶部２１−１，……２１
−ｎおよび記憶部２１−１，……２１−ｎのそれぞれに
格納する情報を処理する演算処理部２２−１，……２２
−ｎを有するそれぞれの中央処理装置２０−１，……２
０−ｎとを、バス３０および制御線４０を介して接続し
ている。
実施例を示すブロック図である。本実施例のデータ処理
システムは、図１に示すように、読出し書込み可能な第
１の記憶部である記憶部１１を有してマイクロプログラ
ムにより制御される入出力制御装置１０と、読出し書込
み可能な第２の記憶部である記憶部２１−１，……２１
−ｎおよび記憶部２１−１，……２１−ｎのそれぞれに
格納する情報を処理する演算処理部２２−１，……２２
−ｎを有するそれぞれの中央処理装置２０−１，……２
０−ｎとを、バス３０および制御線４０を介して接続し
ている。
【００１８】また、中央処理装置２０−１，……２０−
ｎの制御部２３−１，……２３−ｎは、演算処理部２２
−１，……２２−ｎあるいは入出力制御装置１０からの
指示により、記憶部２１−１，……２１−ｎに対する制
御を行っている。そして、制御部２３−１，……２３−
ｎは、記憶部２１−１，……２１−ｎが有効な情報を保
有しているときおよび記憶部２１−１，……２１−ｎが
情報の読出しや書込みの動作中のときに有効となる第１
の状態信号Ｆ１，……Ｆｎを出力するとともに、記憶部
２１−１，……２１−ｎが入出力制御装置１０から受け
た情報の書込みの動作中のときに有効となる第２の状態
信号Ｗ１，……Ｗｎを出力している。
ｎの制御部２３−１，……２３−ｎは、演算処理部２２
−１，……２２−ｎあるいは入出力制御装置１０からの
指示により、記憶部２１−１，……２１−ｎに対する制
御を行っている。そして、制御部２３−１，……２３−
ｎは、記憶部２１−１，……２１−ｎが有効な情報を保
有しているときおよび記憶部２１−１，……２１−ｎが
情報の読出しや書込みの動作中のときに有効となる第１
の状態信号Ｆ１，……Ｆｎを出力するとともに、記憶部
２１−１，……２１−ｎが入出力制御装置１０から受け
た情報の書込みの動作中のときに有効となる第２の状態
信号Ｗ１，……Ｗｎを出力している。
【００１９】一方、入出力制御装置１０のマスクレジス
タ１２は、最大のシステム構成として許容された中央処
理装置２０−１，……２０−ｎの個数ｎに対応するビッ
ト数を有して、実際に稼働中の中央処理装置の各々に対
応するビットをオフにして、その他のビットをオンにし
ている。
タ１２は、最大のシステム構成として許容された中央処
理装置２０−１，……２０−ｎの個数ｎに対応するビッ
ト数を有して、実際に稼働中の中央処理装置の各々に対
応するビットをオフにして、その他のビットをオンにし
ている。
【００２０】また、入出力制御装置１０の状態レジスタ
１３は、最大のシステム構成として許容された中央処理
装置２０−１，……２０−ｎの個数ｎの２倍のビット数
を有し、第１の状態信号Ｆ１，……Ｆｎおよび第２の状
態信号Ｗ１，……Ｗｎの各々を入力して保持している。
１３は、最大のシステム構成として許容された中央処理
装置２０−１，……２０−ｎの個数ｎの２倍のビット数
を有し、第１の状態信号Ｆ１，……Ｆｎおよび第２の状
態信号Ｗ１，……Ｗｎの各々を入力して保持している。
【００２１】そこで、入出力制御装置１０の制御処理部
１４は、マイクロプログラムの制御によって、マスクレ
ジスタ１２の内容を入力して、ＤＭＡ転送が可能である
ことを認識して、ＤＭＡ転送の起動要求，ＤＭＡ転送の
方向，転送情報の記憶部１１内の格納位置，転送情報量
などの指示を行っている。
１４は、マイクロプログラムの制御によって、マスクレ
ジスタ１２の内容を入力して、ＤＭＡ転送が可能である
ことを認識して、ＤＭＡ転送の起動要求，ＤＭＡ転送の
方向，転送情報の記憶部１１内の格納位置，転送情報量
などの指示を行っている。
【００２２】そして、入出力制御装置１０のＤＭＡ要求
フラグ１５は、制御処理部１４からＤＭＡ転送の起動要
求を受けたときにオンとなり、そのＤＭＡ転送が終了し
たときにオフになっている。
フラグ１５は、制御処理部１４からＤＭＡ転送の起動要
求を受けたときにオンとなり、そのＤＭＡ転送が終了し
たときにオフになっている。
【００２３】また、入出力制御装置１０の転送方向フラ
グ１６は、制御処理部１４からＤＭＡ転送の方向を受け
て、記憶部２１−１，……２１−ｎへの書込みのとき
に、オンとなり、記憶部２１−１，……２１−ｎからの
読出しのときに、オフになっている。
グ１６は、制御処理部１４からＤＭＡ転送の方向を受け
て、記憶部２１−１，……２１−ｎへの書込みのとき
に、オンとなり、記憶部２１−１，……２１−ｎからの
読出しのときに、オフになっている。
【００２４】そして、入出力制御装置１０の転送先決定
部１７は、マスクレジスタ１２および状態レジスタ１３
並びに転送方向フラグ１６の内容を入力して、最適なＤ
ＭＡ転送先である中央処理装置２０−ｉを示すコードＣ
ＰＵｉを出力している。
部１７は、マスクレジスタ１２および状態レジスタ１３
並びに転送方向フラグ１６の内容を入力して、最適なＤ
ＭＡ転送先である中央処理装置２０−ｉを示すコードＣ
ＰＵｉを出力している。
【００２５】一方で、入出力制御装置１０の転送先レジ
スタ１８は、制御処理部１４からのＤＭＡ転送の起動に
より、転送先決定部１７からＤＭＡ転送先のコードＣＰ
Ｕｉを受けて、ＤＭＡ要求フラグ１５がオンであれば、
その内容を保持している。
スタ１８は、制御処理部１４からのＤＭＡ転送の起動に
より、転送先決定部１７からＤＭＡ転送先のコードＣＰ
Ｕｉを受けて、ＤＭＡ要求フラグ１５がオンであれば、
その内容を保持している。
【００２６】そこで、入出力制御装置１０のＤＭＡ制御
部１９は、制御処理部１４からＤＭＡ転送の起動要求を
受けて、ＤＭＡ要求フラグ１５および転送先レジスタ１
８並びに転送方向フラグ１６の内容を入力して、ＤＭＡ
転送先の中央処理装置２０−ｉに対して制御線４０を介
してＤＭＡ転送要求信号を送って、中央処理装置２０−
ｉから制御線４０を介してＤＭＡ転送可能信号の応答を
受けて、記憶部１１および記憶部２１−ｉの間のＤＭＡ
転送を実行している。
部１９は、制御処理部１４からＤＭＡ転送の起動要求を
受けて、ＤＭＡ要求フラグ１５および転送先レジスタ１
８並びに転送方向フラグ１６の内容を入力して、ＤＭＡ
転送先の中央処理装置２０−ｉに対して制御線４０を介
してＤＭＡ転送要求信号を送って、中央処理装置２０−
ｉから制御線４０を介してＤＭＡ転送可能信号の応答を
受けて、記憶部１１および記憶部２１−ｉの間のＤＭＡ
転送を実行している。
【００２７】図２は、図１でｎが２のときの転送方向フ
ラグ１６，マスクレジスタ１２，状態レジスタ１３の内
容の各々に対する転送先決定部１７の出力とＤＭＡ転送
の状態との一例を示す図である。また、図３は、図１で
ｎが２のときのＤＭＡ転送の動作の一例を示すタイムチ
ャートである。さらに、図４は、図１でｎが２のときの
ＤＭＡ転送動作でＤＭＡ転送待ちの状態が生じた場合の
一例を示すタイムチャートである。
ラグ１６，マスクレジスタ１２，状態レジスタ１３の内
容の各々に対する転送先決定部１７の出力とＤＭＡ転送
の状態との一例を示す図である。また、図３は、図１で
ｎが２のときのＤＭＡ転送の動作の一例を示すタイムチ
ャートである。さらに、図４は、図１でｎが２のときの
ＤＭＡ転送動作でＤＭＡ転送待ちの状態が生じた場合の
一例を示すタイムチャートである。
【００２８】次に、簡単のために、図１でｎが２のとき
のＤＭＡ転送の動作の一例について図１，〜図４を参照
して説明する。
のＤＭＡ転送の動作の一例について図１，〜図４を参照
して説明する。
【００２９】まず、制御処理部１４は、マイクロプログ
ラムでＤＭＡ転送要求が生じた場合に、マスクレジスタ
１２を参照して、図２に示すように、予め定めてあるマ
スクレジスタ１２の各ビットＭ１，Ｍ２がともに１であ
るＤＭＡ転送の不可状態か否かを検査する。
ラムでＤＭＡ転送要求が生じた場合に、マスクレジスタ
１２を参照して、図２に示すように、予め定めてあるマ
スクレジスタ１２の各ビットＭ１，Ｍ２がともに１であ
るＤＭＡ転送の不可状態か否かを検査する。
【００３０】そして、ＤＭＡ転送の起動不可状態である
ときには、動作を終了するが、ＤＭＡ転送の起動不可状
態でないときには、ＤＭＡ転送方向フラグ１６に、記憶
部１１から記憶部２１−１，２１−２への転送のときに
は“１”を、記憶部２１−１，２１−２から記憶部１１
への転送のときには“０”をセットし、ＤＭＡ転送情報
の記憶部１１上の格納位置および転送する情報量をＤＭ
Ａ制御部１９に送って、図３に示すように、ＤＭＡ要求
フラグ１５をオンにする。
ときには、動作を終了するが、ＤＭＡ転送の起動不可状
態でないときには、ＤＭＡ転送方向フラグ１６に、記憶
部１１から記憶部２１−１，２１−２への転送のときに
は“１”を、記憶部２１−１，２１−２から記憶部１１
への転送のときには“０”をセットし、ＤＭＡ転送情報
の記憶部１１上の格納位置および転送する情報量をＤＭ
Ａ制御部１９に送って、図３に示すように、ＤＭＡ要求
フラグ１５をオンにする。
【００３１】また、転送先レジスタ１８は、制御処理部
１４からのＤＭＡ転送の起動により、転送先決定部１７
で選択された中央処理装置２０−ｉのコードＣＰＵｉを
受けて、ＤＭＡ要求フラグ１５がオンであるときには、
その内容を保持する。
１４からのＤＭＡ転送の起動により、転送先決定部１７
で選択された中央処理装置２０−ｉのコードＣＰＵｉを
受けて、ＤＭＡ要求フラグ１５がオンであるときには、
その内容を保持する。
【００３２】そして、図２に示すように、転送先決定部
１７の出力が、“０１”か“０２”かであるときには、
直ちに、ＤＭＡ転送が可能であり、“ＦＦ”，“Ｆ
Ｅ”，“ＦＤ”のときには、ＤＭＡ転送待ちのＷＡＩＴ
になる。
１７の出力が、“０１”か“０２”かであるときには、
直ちに、ＤＭＡ転送が可能であり、“ＦＦ”，“Ｆ
Ｅ”，“ＦＤ”のときには、ＤＭＡ転送待ちのＷＡＩＴ
になる。
【００３３】そこで、転送先決定部１７の出力が、“０
１”または“０２”であるときに、ＤＭＡ制御部１９
は、図３に示すように、ＤＭＡ転送先の中央処理装置２
０−ｉに対して、ＤＭＡ転送要求信号のＤＭＡＲＱｉを
送って、中央処理装置２０−ｉからＤＭＡ転送可能信号
の応答のＤＭＡＡＫｉを受けて、記憶部１１および記憶
部２１−ｉの間でのＤＭＡ転送であるＲＤ／ＷＲを実行
して、転送データの送受を行っている。
１”または“０２”であるときに、ＤＭＡ制御部１９
は、図３に示すように、ＤＭＡ転送先の中央処理装置２
０−ｉに対して、ＤＭＡ転送要求信号のＤＭＡＲＱｉを
送って、中央処理装置２０−ｉからＤＭＡ転送可能信号
の応答のＤＭＡＡＫｉを受けて、記憶部１１および記憶
部２１−ｉの間でのＤＭＡ転送であるＲＤ／ＷＲを実行
して、転送データの送受を行っている。
【００３４】そして、ＤＭＡ制御部１９は、ＤＭＡ転送
の最後の情報として、ＤＭＡ終了信号のＬＡＳＴを授受
すると、ＤＭＡ要求フラグ１５およびＤＭＡ転送要求信
号のＤＭＡＲＱｉをリセットするとともにＤＭＡ終了割
込みを発生して、制御処理部１４に知らせている。
の最後の情報として、ＤＭＡ終了信号のＬＡＳＴを授受
すると、ＤＭＡ要求フラグ１５およびＤＭＡ転送要求信
号のＤＭＡＲＱｉをリセットするとともにＤＭＡ終了割
込みを発生して、制御処理部１４に知らせている。
【００３５】また、ＤＭＡ転送終了割込みを検出する
と、制御処理部１４は、マイクロプログラムでＤＭＡ転
送の後処理を実行して、その中で必要に応じて転送先レ
ジスタ１８の読込みやＤＭＡ転送の解除を行い、そのＤ
ＭＡ転送の解除の後に終了割込みのリセットおよび転送
先レジスタ１８の保持の解除などを行って、ＤＭＡ転送
を終了する。
と、制御処理部１４は、マイクロプログラムでＤＭＡ転
送の後処理を実行して、その中で必要に応じて転送先レ
ジスタ１８の読込みやＤＭＡ転送の解除を行い、そのＤ
ＭＡ転送の解除の後に終了割込みのリセットおよび転送
先レジスタ１８の保持の解除などを行って、ＤＭＡ転送
を終了する。
【００３６】なお、図４に示すように、ＤＭＡ要求フラ
グ１５がオンになったときに、転送先決定部１７の出力
がＷＡＩＴのときには、転送先レジスタ１８には、その
値が保持されずにＩＮＶＡＬＩＤとなり、転送先決定部
１７の出力がコードＣＰＵｉになるまで待ち合わせる。
グ１５がオンになったときに、転送先決定部１７の出力
がＷＡＩＴのときには、転送先レジスタ１８には、その
値が保持されずにＩＮＶＡＬＩＤとなり、転送先決定部
１７の出力がコードＣＰＵｉになるまで待ち合わせる。
【００３７】
【発明の効果】以上説明したように、本発明のデータ処
理システムは、入出力制御装置に接続される複数個の中
央処理装置に対する分散処理を行うために、それぞれの
中央処理装置の情報処理状況を知らせる信号で、空いて
いる中央処理装置を動的に検索することにより、複数個
の中央処理装置の構成数や処理すべき情報量によらず
に、自動的にそれぞれの中央処理装置で平均的に情報を
処理するとともに、人手による介入作業がないので、効
率良く無停止の稼働を実施できるという効果を有してい
る。
理システムは、入出力制御装置に接続される複数個の中
央処理装置に対する分散処理を行うために、それぞれの
中央処理装置の情報処理状況を知らせる信号で、空いて
いる中央処理装置を動的に検索することにより、複数個
の中央処理装置の構成数や処理すべき情報量によらず
に、自動的にそれぞれの中央処理装置で平均的に情報を
処理するとともに、人手による介入作業がないので、効
率良く無停止の稼働を実施できるという効果を有してい
る。
【００３８】また、本発明のデータ処理システムは、従
来のデータ処理システムに比べて、ＤＭＡ転送先決定用
ハッシュ変換情報の処理などの人手による介入作業がな
いために、人的要因によるシステムダウンが減少し、信
頼度を高めることができるという効果も有している。
来のデータ処理システムに比べて、ＤＭＡ転送先決定用
ハッシュ変換情報の処理などの人手による介入作業がな
いために、人的要因によるシステムダウンが減少し、信
頼度を高めることができるという効果も有している。
【図１】本発明のデータ処理システムの一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１でｎが２のときの転送方向フラグ１６，マ
スクレジスタ１２，状態レジスタ１３の内容の各々に対
する転送先決定部１７の出力とＤＭＡ転送の状態との一
例を示す図である。
スクレジスタ１２，状態レジスタ１３の内容の各々に対
する転送先決定部１７の出力とＤＭＡ転送の状態との一
例を示す図である。
【図３】図１でｎが２のときのＤＭＡ転送の動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図４】図１でｎが２のときのＤＭＡ転送動作でＤＭＡ
転送待ちの状態が生じた場合の一例を示すタイムチャー
トである。
転送待ちの状態が生じた場合の一例を示すタイムチャー
トである。
【図５】従来のデータ処理システムの一例を示すブロッ
ク図である。
ク図である。
１０，１１０ 入出力制御装置 １１，１１１ 記憶部 １２ マスクレジスタ １３ 状態レジスタ １４，１１２ 制御処理部 １５ ＤＭＡ要求フラグ １６ 転送方向フラグ １７ 転送先決定部 １８ 転送先レジスタ １９，１１３ ＤＭＡ制御部 ２０−１，〜２０−ｎ，１２０−１，〜１２０−ｎ
中央処理装置 ２１−１，〜２１−ｎ，１２１−１，〜１２１−ｎ
記憶部 ２２−１，〜２１−ｎ，１２２−１，〜１２２−ｎ
演算処理部 ２３−１，〜２１−ｎ，１２３−１，〜１２３−ｎ
制御部 ３０，１３０ バス ４０，１４０ 制御線 １１４ ハッシュ変換表格納部 １５０ 外部装置 １６０ 手作業入力装置
中央処理装置 ２１−１，〜２１−ｎ，１２１−１，〜１２１−ｎ
記憶部 ２２−１，〜２１−ｎ，１２２−１，〜１２２−ｎ
演算処理部 ２３−１，〜２１−ｎ，１２３−１，〜１２３−ｎ
制御部 ３０，１３０ バス ４０，１４０ 制御線 １１４ ハッシュ変換表格納部 １５０ 外部装置 １６０ 手作業入力装置
Claims (3)
- 【請求項１】 読出し書込み可能な第１の記憶部を有し
てマイクロプログラムにより制御される入出力制御装置
と、読出し書込み可能な第２の記憶部および前記第２の
記憶部に格納する情報を処理する演算処理部を有する複
数の中央処理装置とを制御線およびバスを介して接続す
るデータ処理システムにおいて、 （Ａ）前記演算処理部あるいは前記入出力制御装置から
の指示により、前記第２の記憶部に対する制御を行い、
前記第２の記憶部が有効な情報を保有しているときおよ
び前記第２の記憶部が情報の読出しや書込みの動作中の
ときに有効となる第１の状態信号を出力し、前記第２の
記憶部が前記入出力制御装置から受けた情報の書込みの
動作中のときに有効となる第２の状態信号を出力する制
御部、 を前記中央処理装置のそれぞれに備えるとともに、 （Ｂ）最大のシステム構成として許容された前記中央処
理装置の個数に対応するビット数を有し、実際に稼働中
の前記中央処理装置の各々に対応する各ビットをオフに
してその他の各ビットをオンにしたマスクレジスタと、 最大のシステム構成として許容された前記中央処理装置
の個数の２倍のビット数を有し、前記第１の状態信号お
よび前記第２の状態信号の各々を入力して保持する状態
レジスタと、 マイクロプログラムの制御によって、前記マスクレジス
タの内容を入力して、ＤＭＡ転送が可能であることを認
識して、ＤＭＡ転送の起動要求，ＤＭＡ転送の方向，転
送情報の前記第１の記憶部内の格納位置，転送情報量な
どの指示を行う制御処理部と、 前記制御処理部からＤＭＡ転送の起動要求を受けたとき
にオンとなり、そのＤＭＡ転送が終了したときにオフと
なるＤＭＡ要求フラグと、 前記制御処理部からＤＭＡ転送の方向を受けて、前記第
２の記憶部への書込みのときにオンとなり、前記第２の
記憶部からの読出しのときにオフとなる転送方向フラグ
と、 前記マスクレジスタおよび前記状態レジスタ並びに前記
転送方向フラグの内容を入力して、最適なＤＭＡ転送先
である前記中央処理装置を示すコードを出力する転送先
決定部と、 前記ＤＭＡ要求フラグがオンのときに、前記転送先決定
部から受けたＤＭＡ転送先を示すコードを保持する転送
先レジスタと、 前記制御処理部からＤＭＡ転送の起動要求を受けて、前
記ＤＭＡ要求フラグおよび前記転送先レジスタ並びに前
記転送方向フラグの内容を入力して、ＤＭＡ転送先の前
記中央処理装置に対して前記制御線を介してＤＭＡ転送
要求を送って、前記中央処理装置から前記制御線を介し
てＤＭＡ転送可能信号の応答を受けて、前記第１の記憶
部および前記第２の記憶部の間でのＤＭＡ転送を実行す
るＤＭＡ制御部と、を前記入出力制御装置に備えること
を特徴とするデータ処理システム。 - 【請求項２】 第１の記憶部を有する入出力制御装置
と、第２の記憶部および演算処理部を有する複数の中央
処理装置とを制御線とバスとを介して接続するデータ処
理システムにおいて、 （Ａ）前記中央処理装置のそれぞれで、前記演算処理部
および前記入出力制御装置からの指示により、前記第２
の記憶部に対する読出し書込みを行い、前記第２の記憶
部が有効な情報を保有しているときおよび前記第２の記
憶部が情報の読出しや書込みの動作中のときに有効とな
る第１の状態信号を出力するとともに、前記第２の記憶
部が前記入出力制御装置から受けた情報の書込みの動作
中のときに有効となる第２の状態信号を出力し、 （Ｂ）前記入出力制御装置で、最大のシステム構成とし
て許容された前記中央処理装置の個数に対応するビット
数のマスクレジスタを有して、実際に稼働中の前記中央
処理装置の各々に対応する各ビットをオフにするととも
に、その他の各ビットをオンにし、 （Ｃ）最大のシステム構成として許容された前記中央処
理装置の個数の２倍のビット数の状態レジスタを前記入
出力制御装置に有して、前記第１の状態信号および前記
第２の状態信号の各々を入力して保持し、 （Ｄ）前記入出力制御装置で、前記マスクレジスタの内
容を参照して、ＤＭＡ転送が可能であることを認識し
て、ＤＭＡ転送の起動要求，ＤＭＡ転送の方向，転送情
報の前記第１の記憶部内の格納位置，転送情報量などの
指示を行い、 （Ｅ）前記入出力制御装置で、ＤＭＡ転送の起動要求に
よりＤＭＡ要求フラグをオンの状態にするとともに、そ
のＤＭＡ転送が終了したときにオフの状態にし、 （Ｆ）前記入出力制御装置で、ＤＭＡ転送の方向の指示
を受けて、前記第２の記憶部への書込みのときに、転送
方向フラグをオンの状態にするとともに、前記第２の記
憶部からの読出しのときにオフの状態にし、 （Ｇ）前記入出力制御装置で、前記マスクレジスタおよ
び前記状態レジスタ並びに前記転送方向フラグの内容を
入力して、最適なＤＭＡ転送先である前記中央処理装置
を示すコードを生成して、前記ＤＭＡ要求フラグがオン
のときには、転送先レジスタに保持し、 （Ｈ）前記入出力制御装置で、ＤＭＡ転送の起動要求を
受けて、前記ＤＭＡ要求フラグおよび前記転送先レジス
タ並びに前記転送方向フラグの内容を入力して、ＤＭＡ
転送先の前記中央処理装置に対して前記制御線を介して
ＤＭＡ転送要求を送って、前記中央処理装置から前記制
御線を介してＤＭＡ転送可能信号の応答を受けて、前記
第１の記憶部および前記第２の記憶部の間でのＤＭＡ転
送を実行する、 ことを特徴とするデータ処理システム。 - 【請求項３】 第１の記憶部を有する入出力制御装置
と、第２の記憶部および演算処理部を有する複数の中央
処理装置とを制御線とバスとを介して接続するデータ処
理システムにおいて、 （Ａ）前記演算処理部および前記入出力制御装置からの
指示により、前記第２の記憶部に対する読出し書込みを
行い、前記第２の記憶部が有効な情報を保有していると
きおよび前記第２の記憶部が情報の読出しや書込みの動
作中のときに有効となる第１の状態信号を出力するとと
もに、前記第２の記憶部が前記入出力制御装置から受け
た情報の書込みの動作中のときに有効となる第２の状態
信号を出力するそれぞれの前記中央処理装置の制御部
と、 （Ｂ）最大のシステム構成として許容された前記中央処
理装置の個数の２倍のビット数を有して、前記第１の状
態信号および前記第２の状態信号の各々を入力して保持
する前記入出力制御装置の状態レジスタと、 （Ｃ）ＤＭＡ転送の起動要求，ＤＭＡ転送の方向，転送
情報の前記第１の記憶部内の格納位置，転送情報量など
の動作を指示する前記入出力制御装置の制御処理部と、 （Ｄ）前記制御処理部からＤＭＡ転送の方向の指示を受
けて、前記第２の記憶部への書込みのときに、オンの状
態になるとともに、前記第２の記憶部からの読出しのと
きにオフの状態になる前記入出力制御装置の転送方向フ
ラグと、 （Ｅ）前記状態レジスタおよび前記転送方向フラグの内
容を入力して、最適なＤＭＡ転送先である前記中央処理
装置を示すコードを生成して保持する前記入出力制御装
置の転送先レジスタと、 （Ｆ）前記制御処理部からＤＭＡ転送の起動要求を受け
て、前記転送先レジスタおよび前記転送方向フラグの内
容を入力して、ＤＭＡ転送先の前記中央処理装置に対し
て前記制御線を介してＤＭＡ転送要求を送って、前記中
央処理装置から前記制御線を介してＤＭＡ転送可能信号
の応答を受けて、前記第１の記憶部および前記第２の記
憶部の間でのＤＭＡ転送を実行する前記入出力制御装置
のＤＭＡ制御部と、 を備えることを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23131091A JP2677069B2 (ja) | 1991-09-11 | 1991-09-11 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23131091A JP2677069B2 (ja) | 1991-09-11 | 1991-09-11 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573477A JPH0573477A (ja) | 1993-03-26 |
| JP2677069B2 true JP2677069B2 (ja) | 1997-11-17 |
Family
ID=16921625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23131091A Expired - Fee Related JP2677069B2 (ja) | 1991-09-11 | 1991-09-11 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677069B2 (ja) |
-
1991
- 1991-09-11 JP JP23131091A patent/JP2677069B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573477A (ja) | 1993-03-26 |
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