JP2676269B2 - Logical address test control method - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 論理アドレス試験制御方法に関し、 オペランド・アドレスに任意の論理アドレスを設定で
きるようにすることを目的とし、 情報処理装置における論理アドレス試験制御方法であ
って、 共通処理時においては、論理空間に対する設定を、プ
レフィクス領域，共通制御部，空間テーブル，割込み処
理部，命令域，正解情報域，アクセス域に区分けし、 プレフィクス領域，共通制御部，空間テーブル，割込
み処理部，命令域，正解情報域，アクセス域の論理ペー
ジのそれぞれに対して、異なる物理ページを割り付け、 試験対象命令の実行時においては、命令域の論理ペー
ジ，割込み処理部の論理ページ，正解情報域の論理ペー
ジ，アクセス域の論理ページのそれぞれに対して、共通
処理時と同じ物理ページを割り付け、 命令域，割込み処理部，正解情報域に対して、ライト
・プロテクションを設定し、 命令域，割込み処理部，正解情報域に属する論理ページ
以外の論理ページに対しても、アクセス域の物理ページ
を割り付ける ことを特徴とするものである。DETAILED DESCRIPTION OF THE INVENTION [Outline] A logical address test control method, which aims at enabling an arbitrary logical address to be set in an operand address, is a logical address test control method in an information processing device, At the time of processing, the settings for the logical space are divided into a prefix area, a common control section, a spatial table, an interrupt processing section, an instruction area, a correct answer information area, and an access area. A different physical page is allocated to each of the interrupt processing unit, the instruction area, the correct answer information area, and the access area logical page. When the instruction to be tested is executed, the instruction area logical page, the interrupt processing unit logical page, For each logical page in the correct answer information area and each logical page in the access area, allocate the same physical page as during common processing. Write protection is set for the instruction area, the interrupt processing unit, and the correct answer information area, and the physical access area is set for the logical pages other than the logical pages belonging to the instruction area, the interrupt processing unit, and the correct answer information area. It is characterized by allocating pages.
本発明は、計算機系統の設計確認および正常性確認を
行う論理アドレス試験制御方法に係わり、特に命令組合
せ試験における論理空間を提供する方法に関するもので
ある。The present invention relates to a logical address test control method for confirming the design and normality of a computer system, and more particularly to a method for providing a logical space in an instruction combination test.
従来の方式においては、命令形式に付随するオペラン
ドのアドレスは、論理的な固定化した論理アドレスを１
個の論理空間に設定していた。これは、論理アドレスと
物理アドレスを一対一に設定し、規定以外の領域へのア
クセスを禁止していた。In the conventional method, the address of the operand associated with the instruction format is a fixed logical address of 1
It was set in each logical space. This sets a logical address and a physical address on a one-to-one basis and prohibits access to areas other than those specified.
そのため、命令列の組合せ試験においては、生成され
る命令のオペランドのアクセス形式として、アドレス修
飾レジスタを固定的に準備し、アドレス修飾レジスタに
は、アクセス可能域のアドレス・データを設定してい
た。例えば、16個の汎用レジスタR0〜R15が存在する場
合、R0〜R7をワーク・レジスタとして使用し、R8〜R15
をアドレス修飾レジスタとして使用していた。Therefore, in the combination test of the instruction sequence, the address modification register is fixedly prepared as the access format of the operand of the generated instruction, and the address modification area address data is set in the address modification register. For example, if the 16 general registers R 0 to R 15 are present, use the R 0 to R 7 as a work register, R 8 to R 15
Was used as an address modification register.
アドレス修飾レジスタを固定的に使用（アドレス修飾
レジスタは破壊できない）とすると、ワーク・レジスタ
にはどのようなデータが設定されているか判らないた
め、演算結果のデータが入っているレジスタをアドレス
修飾レジスタで使用することができない。前後の命令で
レジスタ干渉させる場合には、規定されたアドレス修飾
レジスタ値の許容範囲内のアドレス・データ値に設定す
る制御が必要である。なお、レジスタ干渉とは、例え
ば、Ａ番地のデータをレジスタR1にロードし、レジスタ
R2にセットされているデータをレジスタR1の値で指定さ
れる番地にストアすると云うようなことを意味してい
る。If the address modification register is fixedly used (the address modification register cannot be destroyed), it is not possible to know what data is set in the work register. Therefore, the register containing the operation result data is used as the address modification register. Can not be used in. When register interference is caused by the preceding and following instructions, it is necessary to control to set the address / data value within the allowable range of the specified address modification register value. Note that register interference means, for example, that the data at address A is loaded into register R 1
This means that the data set in R 2 is stored in the address specified by the value of register R 1 .
第５図は従来の空間制御方式を説明する図である。制
御処理部は、プログラムであって、共通制御部，試験対
象命令域，アクセス域などから構成されている。共通制
御部に対応して論理ページ・テーブルが設定され、この
論理ページ・テーブルの中には物理ページのアドレスが
記入される。試験対象命令域およびアクセス域について
も同様である。共通制御部，試験対象命令域，アクセス
域に割り当てられた以外の論理ページ・テーブルについ
ては、禁止指定がなされている。FIG. 5 is a diagram for explaining a conventional space control method. The control processing unit is a program and includes a common control unit, a test target instruction area, an access area, and the like. A logical page table is set corresponding to the common control unit, and an address of a physical page is written in this logical page table. The same applies to the test target instruction area and the access area. Prohibition is specified for the logical page tables other than those assigned to the common control unit, the test target instruction area, and the access area.
第６図は命令例の例を示す図である。例１−１におけ
る命令１は、ワーク・レジスタ１にセットされているデ
ータをアドレス修飾レジスタで指定される番地にストア
すべきことを意味している。命令2,3,…,Xも同様な操作
を意味している。例１−２は、レジスタ干渉の例を示し
ている。FIG. 6 is a diagram showing an example of an instruction example. Instruction 1 in Example 1-1 means that the data set in work register 1 should be stored in the address specified by the address modification register. Instructions 2, 3, ..., X mean the same operation. Example 1-2 shows an example of register interference.
従来の命令組合せ試験における制御方式では、試験領
域を固定的な論理アドレスに規定した１個の論理空間の
ため、ワーク・レジスタとアドレス修飾レジスタに区分
けする必要があり、アクセス・アドレスとしての論理ア
ドレス試験が不可能であった。すなわち、命令のオペラ
ンド・アドレスとして任意の論理アドレスを使用するこ
とが出来なかった。In the conventional control method in the instruction combination test, since the test area is one logical space defined by a fixed logical address, it is necessary to divide it into a work register and an address modification register. The test was impossible. That is, it was not possible to use an arbitrary logical address as the operand address of the instruction.
本発明は、この点に鑑みて創作されたものであって、
計算機の命令組合せ試験において、命令のオペランド・
アドレスを任意の論理アドレスに設定できるようになっ
た論理アドレス試験制御方法を提供することを目的とし
ている。The present invention has been made in view of this point,
In the instruction combination test of the computer,
It is an object of the present invention to provide a logical address test control method capable of setting an address to an arbitrary logical address.
第１図は本発明の原理説明図である。図示しないが、
本発明が適用される情報処理装置は中間バッファ（キャ
ッシュ）を有し、この中間バッファの中にはデータとデ
ータの物理番地とが対応付けて記憶されている。FIG. 1 is a diagram illustrating the principle of the present invention. Although not shown,
An information processing apparatus to which the present invention is applied has an intermediate buffer (cache), and data and physical addresses of data are stored in association with each other in this intermediate buffer.
第１図（ａ）は共通処理時の制御空間を示し、第１図
（ｂ）は試験実行時の制御空間を示す。FIG. 1 (a) shows the control space during common processing, and FIG. 1 (b) shows the control space during test execution.
最初に、第１図（ａ）の共通処理時の制御空間を設定
し、初期制御を実行する。今までと同一の空間制御であ
るため、一連の共通処理の実行は可能である。First, the control space for the common processing in FIG. 1A is set, and the initial control is executed. Since the space control is the same as before, a series of common processes can be executed.
初期制御が終了したならば、試験対象となる命令域に
制御を移し、第１図（ｂ）の試験実行時の制御空間に設
定して試験の実行を開始する。これ以降、共通制御部に
対するアクセスは不可能となる。When the initial control is completed, the control is transferred to the instruction area to be tested, set in the control space at the time of the test execution in FIG. 1B, and the test execution is started. After that, access to the common control unit becomes impossible.
対象試験が終了したならば、第１図（ａ）の共通処理
時の制御空間に戻して、共通処理部の制御を実行する。When the target test is completed, the control space of the common processing shown in FIG. 1A is returned to and the control of the common processing unit is executed.
上記のような制御空間の設定と、空間切換えによっ
て、試験対象命令に対するアクセス制限を取り除くこと
ができ、論理アドレスとしてどのような値のデータでも
使用可能となり、命令組合せ時の論理アドレスの試験と
して使用することが出来る。By setting the control space and switching the space as described above, it is possible to remove the access restriction for the instruction to be tested, and it is possible to use data of any value as the logical address, which is used as a test of the logical address when combining instructions. You can do it.
第２図は本発明における論理アドレス試験の制御空間
（共通処理時）を説明する図である。FIG. 2 is a diagram for explaining the control space (during common processing) of the logical address test according to the present invention.
制御処理部は、プレフィクス域，共通制御部，空間テ
ーブル，割込み処理部，命令域，正解情報域，アクセス
域から構成されている。プレフィクス域には、新PSWや
旧PSW等が格納されている。共通制御部とは、モニタ等
を意味している。空間テーブルとは、セグメント・テー
ブルやページ・テーブル等を意味している。割込み処理
部は、各種の割込み処理ルーチンから構成されている。
命令域には、試験対象の命令列が格納されている。正解
情報域には、正解情報が格納されている。アクセス域に
は、アクセス・データが格納されている。プレフィクス
域，共通処理部，空間テーブル，割込み処理部，命令
域，正解情報域，アクセス域のそれぞれに対して論理ペ
ージ・テーブルが割り当てられている。図示の例では、
プレフィクス域に割り当てられた論理ページ・テーブル
の中には物理番地１が記入され、共通制御部に割り当て
られた論理ページ・テーブルの中には物理番地２が記入
され、空間テーブルに割り当てられた論理ページ・テー
ブルの中には物理番地３が記入され、割込み処理部に割
り当てられた論理ページ・テーブルの中には物理番地６
が記入され、命令域に割り当てられた論理ページ・テー
ブルの中には物理番地４が記入され、正解情報域に割り
当てられた論理ページ・テーブルの中には物理番地７が
記入され、アクセス域に割り当てられた論理ページ・テ
ーブルの中には物理番地５が記入され、その他の論理ペ
ージ・テーブルに対しては禁止指定がなされている。第
２図の制御空間において、初期制御や共通処理を実行
し、初期処理が終了したならば、試験対象となる命令域
に制御を移す。The control processing section is composed of a prefix area, a common control section, a space table, an interrupt processing section, a command area, a correct answer information area, and an access area. The new PSW, the old PSW, etc. are stored in the prefix area. The common control unit means a monitor or the like. The spatial table means a segment table, a page table, or the like. The interrupt processing unit is composed of various interrupt processing routines.
The instruction area stores an instruction sequence to be tested. Correct answer information is stored in the correct answer information area. Access data is stored in the access area. A logical page table is assigned to each of the prefix area, common processing section, space table, interrupt processing section, instruction area, correct answer information area, and access area. In the example shown,
Physical address 1 was entered in the logical page table assigned to the prefix area, and physical address 2 was entered in the logical page table assigned to the common control unit, and assigned to the spatial table. Physical address 3 is entered in the logical page table, and physical address 6 is entered in the logical page table assigned to the interrupt processing unit.
Is entered, the physical address 4 is entered in the logical page table assigned to the command area, the physical address 7 is entered in the logical page table assigned to the correct answer information area, and the physical address 7 is entered in the access area. The physical address 5 is entered in the assigned logical page table, and prohibition is designated for other logical page tables. In the control space of FIG. 2, initial control and common processing are executed, and when the initial processing is completed, control is transferred to the instruction area to be tested.
第３図は本発明における論理アドレス試験の制御空間
（試験実行時）を説明する図である。FIG. 3 is a diagram for explaining the control space (during test execution) of the logical address test in the present invention.
試験実行時においては、プレフィクス域，共通制御
部，空間テーブル域の論理ページ・テーブルにアクセス
域の物理アドレス（図示の例では物理番地５）を設定す
る。また、割込み処理部の論理ページ・テーブルに第２
図と同じ値（物理番地６）を設定し、命令域の論理ペー
ジ・テーブルに第２図と同じ値（物理番地４）を設定
し、正解情報域の論理ページ・テーブルに第２図と同じ
値（物理番地７）を設定し、アクセス域の論理ページ・
テーブルに第２図と同じ値（物理番地５）を設定する。
さらに、残りの論理ページ・テーブルの全てにアクセス
域の物理アドレス（物理番地５）を設定する。更に、命
令によるアクセスが不定であるため、命令域，割込み処
理部，正解情報域のそれぞれに、ライト・プロテクショ
ンを設定する。During the test execution, the physical address of the access area (physical address 5 in the illustrated example) is set in the logical page table of the prefix area, the common control unit, and the space table area. In addition, a second page is added to the logical page table of the interrupt processing unit.
The same value (physical address 6) as in the figure is set, the same value (physical address 4) as in FIG. 2 is set in the logical page table in the instruction area, and the same as in FIG. 2 in the logical page table in the correct answer area. Set the value (physical address 7) and set the logical page in the access area.
The same value (physical address 5) as in FIG. 2 is set in the table.
Further, the physical address (physical address 5) of the access area is set in all the remaining logical page tables. Further, since the access by the instruction is indefinite, write protection is set in each of the instruction area, the interrupt processing section, and the correct answer information area.
命令域に制御が移されたならば、直後に第３図の制御
空間に切り換えて試験の実行を開始する。これ以降は、
共通制御部に対するアクセスは不可能となる。Immediately after the control is transferred to the command area, the control space shown in FIG. 3 is switched to and the execution of the test is started. From now on,
Access to the common control unit becomes impossible.
対象試験の命令が終了したならば、第２図の共通処理
時の制御空間に戻して、共通制御部の制御を再実行す
る。When the instruction of the target test is completed, the control space of the common processing in FIG.
上述のような制御空間の設定と空間切換えによって、
試験対象命令に対するアクセス制限を取り除くことがで
き、論理アドレスとしてどのような値のデータでも使用
可能になり、命令組合せ時の論理アドレスの試験として
使用することが出来る。By setting the control space and switching the space as described above,
It is possible to remove the access restriction to the instruction to be tested, to use data of any value as the logical address, and to use it as a test of the logical address at the time of instruction combination.
第４図は本発明の論理アドレス試験の流れを示す図で
ある。図示のように、共通処理時の制御空間で初期制御
や共通処理を行い、次に試験実行時の制御空間に切り換
え、試験対象命令を実行し、試験対象命令の実行が全て
終了したならば、制御空間を共通処理時の制御空間に戻
し、データ確認制御処理を行い、次いで後処理や共通処
理を行う。ただし、試験対象命令の実行中に割込みが発
生したときには、制御空間を共通処理時の制御空間に戻
し、割込み制御の処理を行い、この処理が終了した後に
制御空間を試験実行時の制御空間に戻し、試験対象命令
の実行を続行する。FIG. 4 is a diagram showing the flow of the logical address test of the present invention. As shown in the figure, if initial control or common processing is performed in the control space during common processing, then switch to the control space during test execution, execute the test target instruction, and complete execution of the test target instruction, The control space is returned to the control space at the time of common processing, data confirmation control processing is performed, and then post-processing and common processing are performed. However, if an interrupt occurs during execution of the instruction to be tested, the control space is returned to the control space for common processing, interrupt control processing is performed, and after this processing is completed, the control space becomes the control space for test execution. Return and continue execution of the instruction under test.
以上の説明から明らかなように、本発明によれば、命
令の組合せにおける試験対象命令がアクセスする論理ア
ドレスを所定のアクセス域のアドレス・データに設定す
る必要がなくなり、任意のアドレスに存在するデータを
アクセスの対象として、論理アドレスの試験に使用する
ことが出来る。As is clear from the above description, according to the present invention, it is not necessary to set the logical address accessed by the instruction to be tested in the instruction combination to the address data of the predetermined access area, and the data existing at an arbitrary address is eliminated. Can be used for testing a logical address by making the access target.
第１図は本発明の原理説明図、第２図は本発明における
論理アドレス試験の制御空間（共通処理時）を説明する
図、第３図は本発明における論理アドレス試験の制御空
間（試験実行時）を説明する図、第４図は本発明におけ
る論理アドレス試験の流れを説明する図、第５図は従来
の空間制御方式を示す図、第６図は命令列の例を示す図
である。FIG. 1 is a diagram for explaining the principle of the present invention, FIG. 2 is a diagram for explaining the control space (during common processing) of the logical address test according to the present invention, and FIG. 3 is a control space for the logical address test according to the present invention (test execution). FIG. 4 is a diagram illustrating a flow of a logical address test in the present invention, FIG. 5 is a diagram showing a conventional space control method, and FIG. 6 is a diagram showing an example of an instruction sequence. .
Claims (1)
御方法であって、 共通処理時においては、論理空間に対する設定を、プレ
フィクス領域，共通制御部，空間テーブル，割込み処理
部，命令域，正解情報域，アクセス域に区分けし、 プレフィクス領域，共通制御部，空間テーブル，割込み
処理部，命令域，正解情報域，アクセス域の論理ページ
のそれぞれに対して、異なる物理ページを割り付け、 試験対象命令の実行時においては、命令域の論理ペー
ジ，割込み処理部の論理ページ，正解情報域の論理ペー
ジ，アクセス域の論理ページのそれぞれに対して、共通
処理時と同じ物理ページを割り付け、 命令域，割込み処理部，正解情報域に対して、ライト・
プロテクションを設定し、 命令域，割込み処理部，正解情報域に属する論理ページ
以外の論理ページに対しても、アクセス域の物理ページ
を割り付ける ことを特徴とする論理アドレス試験制御方法。1. A logical address test control method in an information processing apparatus, wherein in a common processing, setting for a logical space is performed by a prefix area, a common control section, a space table, an interrupt processing section, an instruction area, and correct answer information. Area and access area, different physical pages are allocated to each of the prefix area, common control section, space table, interrupt processing section, instruction area, correct answer information area, and access area logical page, and the test target instruction When executing, the same physical page as in the common processing is allocated to each of the instruction page logical page, the interrupt processing section logical page, the correct answer information area logical page, and the access area logical page. Write to the interrupt processing unit and correct answer area
A logical address test control method characterized by setting protection and allocating physical pages in the access area to logical pages other than those belonging to the instruction area, interrupt processing section, and correct information area.
Priority Applications (1)
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|---|---|---|---|
| JP2173851A JP2676269B2 (en) | 1990-06-30 | 1990-06-30 | Logical address test control method |
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Publications (2)
| Publication Number | Publication Date |
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| JPH0462650A JPH0462650A (en) | 1992-02-27 |
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|---|---|---|---|---|
| JPH0612529B2 (en) * | 1985-08-20 | 1994-02-16 | 日本電気株式会社 | Address translator test method |
-
1990
- 1990-06-30 JP JP2173851A patent/JP2676269B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 「仮想計算機」（昭５３−１２−２５）、山谷正己、秋山義博著、共立出版ｐｐ，２８−２９ |
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| Publication number | Publication date |
|---|---|
| JPH0462650A (en) | 1992-02-27 |
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