JP2675925B2 - MOS FET - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明はＭＯＳ ＦＥＴ、特に
そのソースの構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a MOS FET, especially its source.

【０００２】[0002]

【従来の技術】ＭＯＳ ＦＥＴの微細化に伴ない、その
ソース・ドレイン間に印加される電場強度が増加し、た
とえばチャンネル長１μｍでは、通常の５Ｖを印加する
と、５０kV／cmの高電界が生じる事となる。このような
高電界下では、『香山晋編著「超高速ディジタルデバイ
スシリーズ超高速ＭＯＳデバイス（培風館）」Ｐ２９』
の文献１に示される如くに、電界で加速されるにつれて
キャリアである電子の温度（Ｔ_e ）が上昇し、このため
に数１の関係式で示される如くに電子の易動度が減少す
る。2. Description of the Related Art With the miniaturization of MOS FETs, the strength of the electric field applied between the source and drain thereof increases. For example, with a channel length of 1 μm, a normal electric field of 50 V produces a high electric field of 50 kV / cm. It will be a thing. Under such a high electric field, "Ultra High Speed Digital Device Series Ultra High Speed MOS Device (Baifukan)," edited by Shin Kayama, P29.
As shown in Reference 1, the temperature (T _e ) of the electron, which is a carrier, increases as it is accelerated by the electric field, and therefore the mobility of the electron decreases as shown by the relational expression of Formula 1. .

【数１】μ_n ＝μ_o （Ｔ／Ｔ_e ）^1/2 ここで、μ_o はＴ_e ＝Ｔ（素子の温度）での易動度であ
る。このため、電子の速度は電界に比例して増加せず、
いわゆる速度飽和の減少が生じる。この結果、文献１の
図２、７（図９に示す）に示される如くにＭＯＳ ＦＥ
Ｔの電流駆動能力が低下する事となる。## EQU1 ## μ _n = μ _o (T / T _e ) ^1/2 where μ _o is the mobility at T _e = T (element temperature). Therefore, the electron velocity does not increase in proportion to the electric field,
A so-called decrease in velocity saturation occurs. As a result, as shown in FIGS. 2 and 7 (shown in FIG. 9) of Document 1, MOS FE
The current driving capability of T is reduced.

【０００３】このような現象は、チャンネル長の減少に
比例してドレイン電圧Ｖ_D を減少させるような比例縮少
則をとるならば、ＭＯＳ ＦＥＴの微細化においても問
題とはならない。しかし、Ｖ_D は一般に減少せずに一定
にして使われるため、速度飽和領域で動作するＭＯＳ
ＦＥＴを使用しているのが現状である。Such a phenomenon does not pose a problem even in the miniaturization of MOS FETs if the proportional reduction rule is adopted such that the drain voltage V _D is decreased in proportion to the decrease in channel length. However, since V _D is generally constant and used without decreasing, a MOS operating in the velocity saturation region is used.
Currently, FETs are used.

【０００４】しかし、『アイイイイ・エレクトロン・デ
バイス・レターズ（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥ ＬＥＴＴＥＲＳ）VOL ９，No９，１９８８−
９，PP４６７〜４６９』の文献２に示されているよう
に、チャンネル長が０．１μｍ以下のＭＯＳ ＦＥＴで
は、飽和速度から期待される電流駆動力を越えたｇ_m を
示すようになる。これは、いわゆる速度オーバーシュー
ト現象による。文献２の図２（図１０に示す）に示され
る如く、ソースから拡散によりチャンネルに注入された
電子は１０⁵ Ｖ／cm程度の電界に加速され、飽和速度を
越えてドレインに到達する事となる。この現象は、電子
のエネルギー緩和時間τεがキャリアのチャンネル間走
行時間より長いため、電子の分布が電子温度Ｔ_e の定常
状態の分布になる前にドレインに到達することによって
いる。However, "I ELECTRON DEVICE DETAILS (IEEE ELECTRON DE
VICE LETTERS) VOL 9, No9, 1988-
9, PP 467-469 ”, a MOS FET having a channel length of 0.1 μm or less exhibits g _m exceeding the current driving force expected from the saturation speed. This is due to the so-called velocity overshoot phenomenon. As shown in FIG. 2 (shown in FIG. 10) of Document 2, the electrons injected from the source into the channel by diffusion are accelerated to an electric field of about 10 ⁵ V / cm and reach the drain beyond the saturation speed. Become. This phenomenon is due to the fact that the electron energy relaxation time τε is longer than the inter-channel transit time of carriers, so that the electron distribution reaches the drain before the distribution of the electron temperature T _e reaches the steady state distribution.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、図１０
に示した文献２の図２からも判るように、従来は、チャ
ンネルに注入された電子の初期速度が０であるため、チ
ャンネル中で電子を加速する必要がある。このため電子
のエネルギー緩和時間と、チャンネル走行時間で決めら
れるチャンネル長以下でしか（ドレイン側の一部でし
か）速度オーバーシュートの効果が期待できないという
問題点があった。However, as shown in FIG.
As can be seen from FIG. 2 of Document 2 shown in the above, conventionally, since the initial velocity of the electrons injected into the channel is 0, it is necessary to accelerate the electrons in the channel. Therefore, there is a problem in that the effect of velocity overshoot can be expected only within the channel length determined by the electron energy relaxation time and the channel transit time (only on a part of the drain side).

【０００６】この発明は、以上に述べた速度飽和による
ＭＯＳ ＦＥＴの電流駆動力の低下という問題点を除去
し、ほぼチャンネル長全域の広い範囲で速度オーバーシ
ュートの効果が利用できる電流駆動力に優れたＭＯＳ
ＦＥＴを提供する事を目的とする。The present invention eliminates the above-mentioned problem of the decrease in the current driving force of the MOS FET due to the velocity saturation, and is excellent in the current driving force in which the effect of the velocity overshoot can be utilized over a wide range over the entire channel length. MOS
The purpose is to provide a FET.

【０００７】[0007]

【課題を解決するための手段】この発明は、ＭＯＳ Ｆ
ＥＴのソース領域に、該ソースからチャンネル領域にホ
ット・エレクトロンを注入する構造を設けたものであ
る。The present invention is a MOS F
In the ET source region, a structure for injecting hot electrons from the source into the channel region is provided.

【０００８】[0008]

【作用】ＭＯＳ ＦＥＴのソースからチャンネル領域に
ホット・エレクトロンを注入するようにすれば、初期に
エネルギーをもった電子をチャンネル内に注入すること
になり、チャンネル内での電子の加速が速やかに行われ
るため、ほぼチャンネルの全域で飽和速度を越えたドリ
フト速度が実現される。そして、このようになれば、Ｍ
ＯＳ ＦＥＴの相互コンダクタンスｇ_m ＝ＺＣｉＶｄ
（Ｚ：チャンネル幅、Ｃｉ：ゲートキャパシタンス、Ｖ
ｄ：電子のドリフト速度）から高ｇ_m のＭＯＳ ＦＥＴ
が実現されることになり、電流駆動力の優れたＭＯＳ
ＦＥＴが得られる。If hot electrons are injected from the source of the MOS FET to the channel region, electrons having initial energy will be injected into the channel, and the electrons in the channel can be accelerated quickly. Therefore, a drift velocity exceeding the saturation velocity is realized in almost the entire channel. And if this happens, M
Transconductance of OS FET g _m = ZCiVd
(Z: channel width, Ci: gate capacitance, V
d: electron drift velocity) to high g _m MOS FET
Is realized, and MOS with excellent current drive capability
FET is obtained.

【０００９】[0009]

【実施例】以下この発明の実施例を図面を参照して説明
する。図１はこの発明の第１の実施例を示す断面図であ
る。この図において、１はＰ型Ｓｉ基板で、その表面上
にゲート酸化膜２を挾んでｎ⁺ ポリＳi からなるゲート
電極３が設けられる。このゲート電極３は酸化膜４で覆
われる。また、このゲート電極３の両側にて、基板１の
基面部にソース・ドレイン領域が設けられる。ソース領
域は、ｎ⁺ ポリＳi層５と、それと直接トンネル電流が
流れる程度に薄い１０〜２０Åの酸化膜６を介して設け
られたｎ⁺ 拡散層７とからなる。ｎ⁺ ポリＳi 層５の下
部側（基板側）は前記薄い酸化膜６を挾んでｐ⁺ 拡散層
８で囲まれている。一方、ドレイン領域はｎ⁺ 拡散層９
からなっており、上部にはｎ⁺ ポリＳｉ層１０が電極と
して設けられる。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view showing a first embodiment of the present invention. In the figure, reference numeral 1 is a P-type Si substrate, on the surface of which a gate electrode 3 made of n ⁺ poly Si is provided with a gate oxide film 2 interposed therebetween. The gate electrode 3 is covered with the oxide film 4. Source / drain regions are provided on the base surface of the substrate 1 on both sides of the gate electrode 3. The source region is composed of an n ⁺ polySi layer 5 and an n ⁺ diffusion layer 7 provided via an oxide film 6 of 10 to 20 Å which is thin enough to allow a tunnel current to directly flow therethrough. The lower side (substrate side) of the n ⁺ polySi layer 5 is surrounded by the p ⁺ diffusion layer 8 across the thin oxide film 6. On the other hand, the drain region is the n ⁺ diffusion layer 9
And an n ⁺ poly-Si layer 10 is provided on the upper portion as an electrode.

【００１０】このように構成されたＭＯＳ ＦＥＴにお
いて、ソースをアース電位とし、ドレインに正の電圧Ｖ
_DS、又基板１はソースと同電位にした場合の動作につい
て説明する。図２，図３は、この時のそれぞれ図１のＡ
−Ａ′及びＢ−Ｂ′に沿ってのエネルギーバンドの変化
の様子を模式的に示したものである。Ｂ−Ｂ′断面で
は、電圧がかかっていないので、図３のようになり、Ｂ
−Ｂ′間の電流は流れない。一方、Ａ−Ａ′方向では、
ソース側よりトンネル酸化膜６を介してホット・エレク
トロンがｎ⁺ 拡散層７に注入され、さらにチャンネル領
域で加速されてドレイン領域のｎ⁺ 拡散層９に到達する
こととなる。In the MOS FET thus constructed, the source is set to the ground potential and the drain is set to the positive voltage V
_{The operation when DS} and the substrate 1 are set to the same potential as the source will be described. FIGS. 2 and 3 respectively show A of FIG. 1 at this time.
3 schematically shows how the energy band changes along −A ′ and BB ′. In the BB 'cross section, since no voltage is applied, it becomes as shown in FIG.
No current flows between -B '. On the other hand, in the AA 'direction,
Hot electrons are injected into the n ⁺ diffusion layer 7 from the source side through the tunnel oxide film 6, and are accelerated in the channel region to reach the n ⁺ diffusion layer 9 in the drain region.

【００１１】シー・チェン（Ｃ．Chang)らの文献３『ジ
ャーナル・オブ・アプライド・フイジックス（Journal
of Applied Physics）５７［２］１９８５−１−１５
ＰＰ３０２〜３０９』による報告によれば、酸化膜を直
接トンネルした電子のエネルギー分布は、例えば酸化膜
中の電界が約８MV／cmの時、０．1 eVにピークのある分
布となっている。そして、このように初期にエネルギー
をもった電子を図１のＭＯＳ ＦＥＴのようにチャンネ
ル領域内に注入すると、チャンネル内での電子の加速は
速やかに行われるため、ほぼチャンネルの全域で飽和速
度を越えたドリフト速度が実現される。実際、ジェイ・
ワイ・タン（Ｊ・Ｙ・Tang）らのGaAsでの計算によれ
ば、文献４『アイイイイ・トランスアクションズ・オン
・エレクトロン・デバイシス（ＩＥＥＥ Transactions
on Electron Devices ）ＥＤ−２９［１２］１９８２−
１２ ＰＰ１９０６〜１９１１』の彼らの報告の図１
（図１１に示す）にみられるように、電子の注入時のエ
ネルギーを大きくしていくと、ドリフト速度は飽和速度
（約１．８×１０⁷ cm／ｓ）を越えて速やかに増加し一
定値になることが判る。そして、ＭＯＳ ＦＥＴの相互
コンダクタンスｇ_m は、ｇ_m ＝ＺＣｉＶd （Ｚ：チャン
ネル幅、Ｃi ：ゲートキャパシタンス、Ｖd ：電子のド
リフト速度）と表わされるので、ほぼチャンネルの全域
で飽和速度を越えたドリフト速度が実現された図１のＭ
ＯＳ ＦＥＴは高ｇ_m を実現することができ、電流駆動
力の優れたＭＯＳ ＦＥＴとなる。Reference 3 of C. Chang et al., "Journal of Applied Physics"
of Applied Physics) 57 [2] 1985-1-15
According to the report of "PP302-309", the energy distribution of electrons directly tunneling through an oxide film has a peak at 0.1 eV when the electric field in the oxide film is about 8 MV / cm. Then, when electrons having high energy in the initial stage are injected into the channel region like the MOS FET of FIG. 1, the electrons are accelerated in the channel quickly, so that the saturation velocity is increased almost in the entire region of the channel. A drift speed exceeding the limit is realized. In fact, Jay
According to Y.Y.Tang et al.'S calculations on GaAs, reference 4 “Ill Transactions on Electron Devices” (IEEE Transactions
on Electron Devices) ED-29 [12] 1982-
12 PP1906-1911 ”, their report FIG. 1
As shown in (Fig. 11), as the energy at the time of electron injection is increased, the drift velocity rapidly increases beyond the saturation velocity (about 1.8 × 10 ⁷ cm / s) and becomes constant. It turns out to be a value. The transconductance g _m of the MOS FET is expressed as g _m = ZCiVd (Z: channel width, Ci: gate capacitance, Vd: electron drift velocity). M in Figure 1
The OS FET can realize a high g _m , and becomes a MOS FET excellent in current driving force.

【００１２】図４は、図１のＭＯＳ ＦＥＴを実現する
ための製造工程を示す断面図である。まず図４(a) に示
すように、通常の工程によりシングルドレイン構造のＭ
ＯＳＦＥＴを形成する。すなわち、Ｐ型Ｓｉ基板１上に
ゲート酸化膜２、ｎ⁺ ポリＳi のゲート電極３を形成
し、さらに基板内にソース・ドレインとしてのｎ⁺ 拡散
層７，９を形成する。次に、ｎ⁺ ポリＳｉのゲート電極
３を図４(b) に示すように酸化膜４で覆い、レジスト１
１をマスクとしてソース側にのみ BF₂ ⁺ イオンを注入
し、基板１内にｐ⁺ 拡散層８を形成する。次に、レジス
ト１１および酸化膜４をマスクとしてソース側のｎ⁺ 拡
散層７をＲＩＥによりエッチングし、図４(c) に示すよ
うにｎ⁺ 拡散層７をゲート電極３と隣接する部分にのみ
残す。次に、レジスト１１を除去後、Ｓｉの酸化工程を
実施して、図４(d) に示すようにｎ⁺ 拡散層７の側面お
よびｐ⁺ 拡散層８の表面にトンネル酸化膜６を形成し、
この時同時に形成されたドレイン側の酸化膜を次にレジ
スト等をマスクとして除去する。次にポリＳｉ膜を全面
に形成し、リン拡散を行った後、レジストを塗布し、Ｒ
ＩＥによるエッチバックを行うことにより、図４(e) に
示すようにソース領域のｎ⁺ ポリＳｉ層５とドレインの
電極としてのｎ⁺ ポリＳｉ層１０を分離形成し、図１の
ＭＯＳ ＦＥＴを完成させる。なお、全面ポリＳｉ膜に
対して行ったリン拡散により、ドレインのｎ⁺ 拡散層９
の表面にはｎ⁺⁺拡散層１２が形成される。FIG. 4 is a sectional view showing a manufacturing process for realizing the MOS FET of FIG. First, as shown in FIG. 4 (a), a single drain structure M
An OSFET is formed. That is, a gate oxide film 2 and a gate electrode 3 of n ⁺ polySi are formed on a P-type Si substrate 1, and n ⁺ diffusion layers 7 and 9 as source / drain are formed in the substrate. Next, the gate electrode 3 of n ⁺ poly Si is covered with an oxide film 4 as shown in FIG.
BF ₂ ⁺ ions are implanted only on the source side using 1 as a mask to form a p ⁺ diffusion layer 8 in the substrate 1. Next, the n ⁺ diffusion layer 7 on the source side is etched by RIE using the resist 11 and the oxide film 4 as a mask, and the n ⁺ diffusion layer 7 is formed only on the portion adjacent to the gate electrode 3 as shown in FIG. 4 (c). leave. Next, after removing the resist 11, a Si oxidation step is performed to form a tunnel oxide film 6 on the side surface of the n ⁺ diffusion layer 7 and the surface of the p ⁺ diffusion layer 8 as shown in FIG. 4 (d). ,
At this time, the oxide film on the drain side formed at the same time is removed by using a resist or the like as a mask. Next, a poly-Si film is formed on the entire surface, phosphorus is diffused, a resist is applied, and R
By performing etch back by IE, the n ⁺ poly Si layer 5 in the source region and the n ⁺ poly Si layer 10 as the drain electrode are separately formed as shown in FIG. 4 (e), and the MOS FET of FIG. Finalize. The n ⁺ diffusion layer 9 of the drain is formed by phosphorus diffusion performed on the entire surface poly-Si film.
An n ⁺⁺ diffusion layer 12 is formed on the surface of the.

【００１３】図１では、チャンネル内へホット・エレク
トロンを注入するためにトンネル酸化膜を通しての注入
を用いたが、他の方法を用いることもできる。Although in FIG. 1 injection through tunnel oxide is used to inject hot electrons into the channel, other methods may be used.

【００１４】図５の第２の実施例では、ソース領域のｎ
⁺ 拡散層１３内にｐ^- 層１４を形成し、その表面に金属
電極１５を設けて、金属電極１５とｐ^- 層１４のショッ
トキー接合により形成されるバリアを通してのトンネリ
ングにより、チャンネル内へのホット・エレクトロンの
注入を行う。この図５におけるＡ−Ａ′断面でのエネル
ギーバンド図を図６に示す。In the second embodiment shown in FIG. 5, n of the source region is used.
By forming the p ⁻ layer 14 in the ⁺ diffusion layer 13 and providing the metal electrode 15 on the surface of the p ⁻ layer 14, tunneling through the barrier formed by the Schottky junction between the metal electrode 15 and the p ⁻ layer 14 into the channel Perform hot electron injection. FIG. 6 shows an energy band diagram in the section AA ′ in FIG.

【００１５】図７の第３の実施例では、ソース領域のｎ
⁺ 拡散層１７内にｐ^- 層１７と、Siよりバンド・ギャッ
プの大きな物質たとえばＳｉＣからなるバリア層１８を
交互に層状に設けて、Ｓｉと、Ｓｉよりバンド・ギャッ
プの大きな物質（バリア層１８）とのヘテロ接合を利用
して、ホット・エレクトロンの注入を行う。この方法
は、バリア層１８に挾まれたＳｉ内にできる２次元量子
化された準位を介しての電子の共鳴トンネリングを利用
したもので、図１および図５の第１，第２の実施例より
もエネルギーの揃ったホット・エレクトロンの注入が可
能となる。この第３の実施例（図７）のＡ−Ａ′断面で
のエネルギーバンド図を図８に示す。In the third embodiment of FIG. 7, n in the source region is
^{In the} diffusion layer 17, a p ⁻ layer 17 and a barrier layer 18 made of a material having a band gap larger than Si, for example, SiC are alternately provided in layers to form Si and a material having a band gap larger than Si (the barrier layer 18). ) Is used to inject hot electrons. This method utilizes resonance tunneling of electrons through a two-dimensional quantized level formed in Si sandwiched in the barrier layer 18, and the first and second implementations of FIGS. 1 and 5 are performed. It is possible to inject hot electrons with more uniform energy than the example. FIG. 8 shows an energy band diagram in the AA ′ cross section of the third embodiment (FIG. 7).

【００１６】図５，図７の第２および第３の実施例で
も、チャンネルへのホット・エレクトロンの注入が効率
良く行えるので、図１の第１の実施例と同様の効果が期
待できる。図５〜図８で図１と同一部分には、図１と同
一符号を付す。In the second and third embodiments shown in FIGS. 5 and 7, hot electrons can be efficiently injected into the channel, so that the same effect as that of the first embodiment shown in FIG. 1 can be expected. 5 to 8, the same parts as those in FIG. 1 are designated by the same reference numerals as those in FIG.

【００１７】[0017]

【発明の効果】以上詳細に説明したように、この発明に
よれば、ＭＯＳ ＦＥＴのソース領域に、ホット・エレ
クトロンをＭＯＳ ＦＥＴのチャンネルに効率良く注入
できる構造を設けたので、チャンネルを走行するエレク
トロンのドリフト速度を、ほぼチャンネル全域で飽和速
度以上の値とすることが可能となる。そのため、ドリフ
ト速度の飽和のためにｇ_m が減少することが問題となる
ような微細なＭＯＳ ＦＥＴのｇ_m を大巾に改善するこ
とが可能となり、電流駆動力の優れたＭＯＳ ＦＥＴを
得ることができる。As described in detail above, according to the present invention, since the structure for efficiently injecting hot electrons into the channel of the MOS FET is provided in the source region of the MOS FET, the electron traveling in the channel is provided. It is possible to set the drift velocity of the above to a value equal to or higher than the saturation velocity over almost the entire channel. Therefore, it g _m for the drift velocity saturation that is reduced it is possible to improve the g _m of the fine MOS FET as a problem by a large margin, obtain excellent MOS FET current driving force You can

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明のＭＯＳ ＦＥＴの第１の実施例を示
す断面図である。FIG. 1 is a sectional view showing a first embodiment of a MOS FET of the present invention.

【図２】第１の実施例におけるＡ−Ａ′断面のエネルギ
ーバンド図である。FIG. 2 is an energy band diagram of an AA ′ cross section in the first embodiment.

【図３】第１の実施例におけるＢ−Ｂ′断面のエネルギ
ーバンド図である。FIG. 3 is an energy band diagram of a BB ′ cross section in the first embodiment.

【図４】第１の実施例のＭＯＳ ＦＥＴの製造工程断面
図である。FIG. 4 is a sectional view of a manufacturing process of the MOS FET according to the first embodiment.

【図５】この発明の第２の実施例を示す断面図である。FIG. 5 is a sectional view showing a second embodiment of the present invention.

【図６】第２の実施例におけるＡ−Ａ′断面のエネルギ
ーバンド図である。FIG. 6 is an energy band diagram of an AA ′ cross section in the second embodiment.

【図７】この発明の第３の実施例を示す断面図である。FIG. 7 is a sectional view showing a third embodiment of the present invention.

【図８】第３の実施例におけるＡ−Ａ′断面のエネルギ
ーバンド図である。FIG. 8 is an energy band diagram of an AA ′ cross section in the third embodiment.

【図９】文献１の図２、７の特性図である。9 is a characteristic diagram of FIGS. 2 and 7 of Document 1. FIG.

【図１０】文献２の図２の特性図である。10 is a characteristic diagram of FIG. 2 of Document 2. FIG.

【図１１】文献４の図１の特性図である。11 is a characteristic diagram of FIG. 1 of Document 4. FIG.

【符号の説明】[Explanation of symbols]

１ Ｐ型Ｓi 基板 ３ ゲート電極 ５ ｎ⁺ ポリＳi 層 ６ トンネル酸化膜 ７ ｎ⁺ 拡散層 ９ ｎ⁺ 拡散層 １３ ｎ⁺ 拡散層 １４ ｐ^- 層 １５ 金属電極 １６ ｎ⁺ 拡散層 １７ ｐ^- 層 １８ バリア層1 P-type Si substrate 3 gate electrode 5 n ⁺ poly-Si layer 6 tunnel oxide film 7 n ⁺ diffusion layer 9 n ⁺ diffusion layer 13 n ⁺ diffusion layer 14 p ^- layer 15 metal electrode 16 n ⁺ diffusion layer 17 p ^- layer 18 Barrier layer

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 シリコン基板上に形成されるＭＯＳ Ｆ
ＥＴであって、ソース領域に前記ソース領域からチャネ
ル領域にホットエレクトロンを注入する構造において、
前記構造が、少なくとも電子の注入に対してバリアとな
るバリア領域と、前記バリア領域よりチャネル側に設け
られた高濃度不純物ドープ領域から構成されているこ
と、を特徴とするＭＯＳ ＦＥＴ。1. A MOS F formed on a silicon substrate
In the structure of ET, in which hot electrons are injected into the source region from the source region to the channel region,
A MOS FET, wherein the structure comprises at least a barrier region which serves as a barrier against injection of electrons, and a high-concentration impurity-doped region provided on the channel side of the barrier region. 【請求項２】 前記バリア領域が、絶縁性薄膜であるこ
と、を特徴とする請求項１記載のＭＯＳ ＦＥＴ。2. The MOS FET according to claim 1, wherein the barrier region is an insulating thin film. 【請求項３】 前記ソース領域のソース電極が金属であ
り、前記バリア領域がソース電極と低濃度不純物層との
ショットキー接合であること、を特徴とする請求項１記
載のＭＯＳ ＦＥＴ。3. The MOS FET according to claim 1, wherein the source electrode of the source region is a metal, and the barrier region is a Schottky junction between the source electrode and the low concentration impurity layer. 【請求項４】 前記バリア領域が、シリコンと、シリコ
ンよりバンドギャップの大きい物質とのヘテロ接合であ
ること、を特徴とする請求項１記載のＭＯＳＦＥＴ。4. The MOSFET according to claim 1, wherein the barrier region is a heterojunction of silicon and a material having a bandgap larger than that of silicon.