JP2792295B2 - Tunnel transistor - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は高集積化，高速動作が可
能なトンネル現象利用のトランジスタに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor utilizing a tunnel phenomenon capable of high integration and high speed operation.
【０００２】[0002]
【従来の技術】半導体表面におけるｐ+ −ｎ+ 接合での
トンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａ
Ａｓ ＭＥＳＦＥＴとは動作原理が異なるトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、本出願人による特開昭５８−
９６７６６号公報（特願昭５６−１９４９９２号）「半
導体装置」に記載されている。Utilizing the tunnel phenomenon at the p + -n + junction in the Prior Art Semiconductor surface normal SiMOSFET and Ga
A tunnel transistor has been proposed as a transistor having a different operation principle from As MESFET. This device is disclosed in, for example, Japanese Patent Application Laid-Open No.
No. 96766 (Japanese Patent Application No. 56-194992), “Semiconductor Device”.
【０００３】図３は従来のトンネルトランジスタの模式
断面図である。１は基板、２は一導電型を有し縮退した
第１の半導体領域、３は縮退していていない第２の半導
体層、４は第１の半導体領域２と反対の導電型を有し縮
退した第３の半導体領域、５は第２の半導体層３よりも
禁止帯幅が広く第２の半導体層とタイプ１のヘテロ構造
を形成する材料からなる絶縁層、６は絶縁膜上のゲート
電極、７は第１の半導体領域２とオーミック接合を形成
するソース電極、８は第３の半導体領域４とオーミック
接合を形成するドレイン電極である。FIG. 3 is a schematic sectional view of a conventional tunnel transistor. 1 denotes a substrate, the first semiconductor region 2 degenerate having one conductivity type, 3 a second semiconductor that is not not degenerate
The body layer 4 has a conductivity type opposite to that of the first semiconductor region 2 and has a degenerate third semiconductor region . The fifth semiconductor layer 5 has a wider band gap than the second semiconductor layer 3 and has a second semiconductor layer type 1 Heterostructure
Insulating layer made of a material for forming a gate electrode on the insulating film 6, the source electrode to form a first semiconductor region 2 and the ohmic junction 7, a drain forming a third semiconductor region 4 and the ohmic junction 8 Electrodes.
【０００４】この従来のトンネルトランジスタの動作に
ついて、基板１にＧａＡｓ基板、第１の半導体領域２に
ｎ+ −ＧａＡｓ、第２の半導体層３に薄いｉ−ＧａＡ
ｓ、第３の半導体領域４にｐ+ −ＧａＡｓ、絶縁層５に
ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ、ゲート電極６にＡｌ、ソー
ス電極７及びドレイン電極８にＡｕを用いた例を説明す
る。ソース電極７をアース電位とし、ゲート電極６には
電圧を印加せず、ドレイン電極８に負の電圧を印加する
と、第１の半導体領域（ｎ+ −ＧａＡｓ）２と第３の半
導体領域（ｐ+ −ＧａＡｓ）４との間は第２の半導体層
（ｉ−ＧａＡｓ）３を介して逆方向バイアスになる。こ
のためドレイン電流は流れない。さて、ゲート電極６に
大きな正の電圧を印加すると、絶縁層５下の第２の半導
体層表面に高濃度の電子が誘起される。その結果、この
第２の半導体層表面は電子濃度が非常に大きい縮退した
状態となり、等価的なｎ+ −ＧａＡｓとなる。このた
め、第１の半導体領域と第２の半導体層表面とは完全な
導通状態となる。一方、第２の半導体層表面と第３の半
導体領域との間は江崎ダイオード（トンネルダイオー
ド）と同様の接合が形成される。したがって、逆方向バ
イアスが印加されたドレイン・ソース間にはトンネル効
果による大きなトンネル電流が流れるようになる。トン
ネル電流の大きさは第２の半導体層３に誘起される電子
の濃度に依存するため、ドレイン電流はゲート電極６に
印加する電圧により制御されることになり、トランジス
タ動作が得られる。In the operation of this conventional tunnel transistor, a GaAs substrate is used for the substrate 1, n + -GaAs is used for the first semiconductor region 2, and a thin i-GaAs is used for the second semiconductor layer 3.
s, p + -GaAs to the third semiconductor region 4, i-Al 0.5 Ga 0.5 As to the insulating layer 5, the gate electrode 6 Al, an example of using the Au source and drain electrodes 7 and 8 will be described. When the source electrode 7 is set to the ground potential, no voltage is applied to the gate electrode 6 and a negative voltage is applied to the drain electrode 8, the first semiconductor region (n + -GaAs) 2 and the third half
Between the conductor region (p + -GaAs) 4 is reversed biased through the second semiconductors layer (i-GaAs) 3. Therefore, no drain current flows. Now, when a large positive voltage is applied to the gate electrode 6, the second semiconductor under the insulating layer 5
A high concentration of electrons is induced on the body layer surface. As a result, the surface of the second semiconductor layer is in a degenerated state in which the electron concentration is extremely high, and becomes equivalent to n + -GaAs. For this reason, the first semiconductor region and the surface of the second semiconductor layer are in a completely conductive state. On the other hand, the surface of the second semiconductor layer and the third half
A junction similar to the Ezaki diode (tunnel diode) is formed between the conductor region and the conductor region . Therefore, a large tunnel current due to the tunnel effect flows between the drain and the source to which the reverse bias is applied. Since the magnitude of the tunnel current depends on the concentration of electrons induced in the second semiconductor layer 3, the drain current is controlled by the voltage applied to the gate electrode 6, and a transistor operation is obtained.
【０００５】[0005]
【発明が解決しようとする課題】このデバイスは高集積
化を可能にするが、ここで示したように化合物半導体材
料などを用いて本発明の構造を実現するときには、ソー
ス・ゲート間が順方向バイアスになりゲートリーク電流
が多く流れてしまい、高電流密度で動作させることが困
難であった。さらに低消費電力，集積化を進めるために
は、この動作電流密度の増大とゲートリーク電流の抑制
が望まれる。Although this device enables high integration, when the structure of the present invention is realized by using a compound semiconductor material or the like as shown here, the forward direction between the source and the gate is reduced. Bias causes a large amount of gate leak current to flow, making it difficult to operate at a high current density.
It was difficult. In order to further promote low power consumption and integration, it is desired to increase the operating current density and suppress the gate leak current.
【０００６】本発明の目的は、動作電流密度の増加およ
びゲートリーク電流の低減を実現できるトンネルトラン
ジスタを提供することにある。It is an object of the present invention to increase operating current density and
And to provide a tunnel transistor capable of reducing gate leakage current .
【０００７】[0007]
【課題を解決するための手段】本発明のトンネルトラン
ジスタは、基板上に設けられた縮退していない第２の半
導体層表面に一導電型を有する縮退した第１の半導体領
域と前記第１の半導体領域と反対の導電型を有し縮退し
た第３の半導体領域とを有し、少なくとも第１の半導体
領域と第３の半導体領域の間の第２の半導体層表面に該
第２の半導体層よりも禁止帯幅が広く該第２の半導体層
とタイプ１のヘテロ構造を形成しイオン化不純物を含有
する第４の半導体層と、この第４の半導体層上の電極を
有し、前記第１の半導体領域と第３の半導体領域にそれ
ぞれオーミック電極を設けたことを特徴としている。SUMMARY OF THE INVENTION A tunnel transistor according to the present invention comprises a non-degenerate second half provided on a substrate.
Degenerate first semiconductor region having one conductivity type on a surface of a conductive layer
Region and a conductivity type opposite to that of the first semiconductor region and degenerate
At least the first semiconductor
The surface of the second semiconductor layer between the region and the third semiconductor region.
The second semiconductor layer has a wider band gap than the second semiconductor layer.
Forms a heterostructure of type 1 with ionized impurities
A fourth semiconductor layer to be formed, and an electrode on the fourth semiconductor layer.
And an ohmic electrode is provided in each of the first semiconductor region and the third semiconductor region .
【０００８】[0008]
【作用】本発明のトンネルトランジスタにおいては、ゲ
ート・ソース間にバイアス電圧を印加しない状態におい
ても、第２の半導体層表面に電子または正孔が誘起さ
れ、ソース・ドレイン間にトンネル電流が流れる。この
時、トンネル電流の制御はゲート・ソース間に逆バイア
ス電圧を印加することにより行えるため、ゲートのリー
ク電流が抑制される。In the tunnel transistor of the present invention, even when no bias voltage is applied between the gate and the source, electrons or holes are induced on the surface of the second semiconductor layer , and a tunnel current flows between the source and the drain. At this time, the tunnel current can be controlled by applying a reverse bias voltage between the gate and the source, so that the gate leakage current is suppressed.
【０００９】[0009]
【実施例】以下、本発明について実施例を示す図面を参
照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings showing embodiments.
【００１０】（第１の実施例） 図１は本発明の第１の実施例の模式断面図である。図１
において、図３と同じ参照番号は図３と同等物で同一機
能を果たすものである。また、９は第２の半導体層３よ
りも禁止帯幅が広く第２の半導体層とタイプ１のヘテロ
構造を形成し、イオン化不純物を含有する第４の半導体
層である。(First Embodiment) FIG. 1 is a schematic sectional view of a first embodiment of the present invention. FIG.
3, the same reference numerals as those in FIG. 3 denote the same components as in FIG. 3 and perform the same functions. Further, 9 has a wider band gap than the second semiconductor layer 3 and a heterojunction of type 1 with the second semiconductor layer.
Fourth semiconductor forming structure and containing ionized impurities
Layer .
【００１１】本実施例のトンネルトランジスタの動作に
ついて、基板１にＧａＡｓ基板、第１の半導体領域２に
ｎ+ −ＧａＡｓ、第２の半導体層３に薄いｉ−ＧａＡ
ｓ、第３の半導体領域４にｐ+ −ＧａＡｓ、第４の半導
体層９にｎ−Ａｌ0.3 Ｇａ0.7Ａｓ、ゲート電極６にＡ
ｌ、ソース電極７及びドレイン電極８にＡｕを用いた例
を説明する。第４の半導体層９にｎ型のイオン化不純物
が添加してあるため、第４の半導体層９と第２の半導体
層３とのヘテロ接合は変調ドープ構造となり、伝導帯エ
ネルギーの低い第２の半導体層表面には電子が蓄積され
ている。そのため、ゲート電圧を印加しないときでもソ
ース・ドレイン間は等価的な薄いｐ+ −ｎ+ トンネルダ
イオード構造が形成されており、ソース・ドレイン間に
はトンネル電流（ドレイン電流）が流れる。このトンネ
ル接合における変調ドープ構造により、従来のトンネル
トランジスタに比べ、電子の透過確率の増大に基づくト
ンネル電流の増加が生ずる。また、本発明の構造では第
２の半導体層３に電子を蓄積するための大きな正のゲー
ト電圧を必要としない。さて、ゲートに負の電圧を加え
ると、第２の半導体層３に蓄積された電子濃度が減少
し、ソース・ドレイン間のトンネル電流が減少する。し
たがって、従来のトンネルトランジスタと同様のトラン
ジスタ動作が実現できる。このように、本発明のトンネ
ルトランジスタではトランジスタ動作の為に、ソースゲ
ート間に大きな順方向バイアスを印加する必要がなく、
ゲートリーク電流はほとんど流れない。With respect to the operation of the tunnel transistor of this embodiment, the substrate 1 is a GaAs substrate, the first semiconductor region 2 is n + -GaAs, and the second semiconductor layer 3 is thin i-GaAs.
s, p + -GaAs in the third semiconductor region 4, the fourth semiconductor
N-Al 0.3 Ga 0.7 As for the body layer 9 and A for the gate electrode 6
An example using Au for the source electrode 7 and the drain electrode 8 will be described. Fourth for the semiconductor layer 9 is n-type ionized impurity are added, the fourth semiconductor layer 9 second semiconductor
The heterojunction with the layer 3 has a modulation doping structure, and electrons are accumulated on the surface of the second semiconductor layer having a low conduction band energy. Therefore, even when no gate voltage is applied, an equivalent thin p + -n + tunnel diode structure is formed between the source and the drain, and a tunnel current (drain current) flows between the source and the drain. This tunnel
Modulation doping structure at the
A transistor based on an increased electron transmission probability compared to a transistor
An increase in the channel current occurs. Further , the structure of the present invention does not require a large positive gate voltage for accumulating electrons in the second semiconductor layer 3. Now, when a negative voltage is applied to the gate, the electron concentration stored in the second semiconductor layer 3 decreases, and the tunnel current between the source and the drain decreases. Therefore, the same transistor operation as the conventional tunnel transistor can be realized. Thus, in the tunnel transistor of the present invention, it is not necessary to apply a large forward bias between the source and the gate for the transistor operation.
Almost no gate leakage current flows.
【００１２】次に、本発明の実施例の製造方法につい
て、動作の説明で用いた材料と同一の材料を用いて説明
する。 Next, a manufacturing method according to an embodiment of the present invention will be described.
The explanation uses the same material as the material used in the explanation of the operation.
I do.
【００１３】まず、半絶縁性ＧａＡｓ基板上に厚さ５０
０ｎｍのｉ−ＧａＡｓ，５０ｎｍのｎ−Ａｌ0.3 Ｇａ
0.7 Ａｓ（ｎ＝１×１０18ｃｍ-3）をＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法により形成
した。Ａｌゲート電極６を形成形成後、ソース領域に高
濃度のＳｅをイオン注入し、縮退したｎ+ ＧａＡｓ（ｎ
＝〜２×１０19ｃｍ-3）を形成した。さらにドレイン領
域に高濃度のＢｅをイオン注入し、縮退したｐ+ −Ｇａ
Ａｓ（ｐ＝〜５×１０19ｃｍ-3）を形成した。最後にＡ
ｕ蒸着によりソース及びドレイン電極７，８を形成し
た。このデバイスを従来のデバイスと比較した結果、ソ
ース・ドレイン間電圧が−１Ｖの時ドレイン電流密度が
従来デバイスに比べ、約４桁増加した。また、ドレイン
電流密度が０．１ｍＡ／ｃｍ2 となるときのゲートのリ
ーク電流密度は、従来デバイスではおよそ２Ａ／ｃｍ2
であったが、本発明のデバイスでは１μＡ／ｃｍ2 とな
り、およそ６桁程度の低減がなされることがわかった。First, a film having a thickness of 50 mm is formed on a semi-insulating GaAs substrate.
0 nm i-GaAs, 50 nm n-Al 0.3 Ga
0.7 As (n = 1 × 10 18 cm −3 ) was converted to MBE (Mole
Culcular Beam Epitaxy). After the formation and formation of the Al gate electrode 6, high-concentration Se is ion-implanted into the source region, and the degenerated n + GaAs (n
= 〜2 × 10 19 cm −3 ). Further, high concentration Be is ion-implanted into the drain region, and the degenerated p + -Ga
As (p = 〜5 × 10 19 cm −3 ) was formed. Finally A
Source and drain electrodes 7 and 8 were formed by u evaporation. As a result of comparing this device with the conventional device, when the source-drain voltage is -1 V, the drain current density is
This is about four orders of magnitude higher than conventional devices. Also, the leakage current density of the gate when the drain current density is 0.1 mA / cm 2, in the conventional device about 2A / cm 2
However, in the device of the present invention, it was 1 μA / cm 2 , and it was found that the reduction was about 6 orders of magnitude.
【００１４】（第２の実施例） 図２は本発明の第２の実施例を示す模式断面図である。
図２において図１および図３と同じ参照番号は、図１お
よび図３と同等物で同一機能を果たすものである。ま
た、１０は第４の半導体層９とゲート電極６との間に位
置する絶縁層である。以下、絶縁層１０にｉ−Ａｌ0.5
Ｇａ0.5 Ａｓを用い、その他は第１の実施例と同じ材料
を用いて説明する。(Second Embodiment) FIG. 2 is a schematic sectional view showing a second embodiment of the present invention.
In FIG. 2, the same reference numerals as those in FIGS. 1 and 3 denote the same components as those in FIGS. 1 and 3 and perform the same functions. Reference numeral 10 denotes an insulating layer located between the fourth semiconductor layer 9 and the gate electrode 6. Hereinafter, i-Al 0.5
The description will be made by using Ga 0.5 As and using the same materials as those in the first embodiment for the other points.
【００１５】動作原理は第１の実施例とほとんど同じで
あり、トランジスタ動作時のゲートリーク電流を抑制す
ることができる。本実施例では第４の半導体層９とゲー
ト電極６との間にｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ絶縁層１０
が挿入されていることにより、第１の実施例に比べさら
にゲートリーク電流が抑制され、ゲート電圧の印加電圧
範囲が広がる。The operation principle is almost the same as that of the first embodiment, and gate leakage current at the time of transistor operation can be suppressed. In this embodiment, an i-Al 0.5 Ga 0.5 As insulating layer 10 is provided between the fourth semiconductor layer 9 and the gate electrode 6.
Is inserted, the gate leakage current is further suppressed as compared with the first embodiment, and the applied voltage range of the gate voltage is widened.
【００１６】第１の実施例と同様な製造方法、材料を用
いて第４の半導体層および絶縁層としてｎ−Ａｌ0.3 Ｇ
ａ0.7 Ａｓ（ｎ＝２×１０18ｃｍ-3，２０ｎｍ）／ｉ−
Ａｌ0.5 Ｇａ0.5 Ａｓ（３０ｎｍ）の構造を有するトン
ネルトランジスタを作製した結果、ゲート電流がほとん
ど流れないゲート電圧の印加可能範囲が約１Ｖ増加し
た。Using the same manufacturing method and material as in the first embodiment, n-Al 0.3 G is used as the fourth semiconductor layer and the insulating layer.
a 0.7 As (n = 2 × 10 18 cm −3 , 20 nm) / i−
As a result of manufacturing a tunnel transistor having a structure of Al 0.5 Ga 0.5 As (30 nm), the applicable range of the gate voltage where almost no gate current flows increased by about 1 V.
【００１７】以上の本発明の実施例では第１の半導体領
域および第４の半導体層の導電型としてｎ型、第３の半
導体領域としてｐ型のものしか示さなかったが、これら
の導電型を逆にしても同様の動作が得られる。さらに、
用いる材料として、ＧａＡｓ／ＡｌＧａＡｓ系以外に
も、Ｇｅ／ＳｉＧｅ，ＳｉＧｅ／Ｓｉ，Ｓｉ／ＧａＰ，
Ｇｅ／ＧａＡｓ，ＩｎＧａＡｓ／ＩｎＡｌＡｓ，ＧａＳ
ｂ／ＡｌＧａＳｂ，ＩｎＡｓ／ＡｌＧａＳｂなど他の半
導体の組み合わせでも本発明が適用できることは明らか
である。In the above embodiment of the present invention, the first semiconductor region is used.
Frequency and a fourth semiconductor layer of n-type as conductivity type electrically, the third half
Although only the p-type conductor region is shown, the same operation can be obtained even if these conductivity types are reversed. further,
As a material to be used, in addition to the GaAs / AlGaAs system, Ge / SiGe, SiGe / Si, Si / GaP,
Ge / GaAs, InGaAs / InAlAs, GaS
It is clear that the present invention can be applied to other combinations of semiconductors such as b / AlGaSb and InAs / AlGaSb.
【００１８】[0018]
【発明の効果】本発明の構造及び機能を有するトンネル
トランジスタにより、低消費電力の超高集積回路が可能
になる。According to the tunnel transistor having the structure and function of the present invention, an ultra-high integrated circuit with low power consumption can be realized.
【図１】本発明の第１の実施例を示す構造図である。FIG. 1 is a structural diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示す構造図である。FIG. 2 is a structural diagram showing a second embodiment of the present invention.
【図３】従来のトンネルトランジスタの構造図である。FIG. 3 is a structural diagram of a conventional tunnel transistor.
１ 基板 ２ 第１の半導体領域 ３ 第２の半導体層 ４ 第３の半導体領域 ５ 絶縁層 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ 第４の半導体層 １０ 絶縁膜Reference Signs List 1 substrate 2 first semiconductor region 3 second semiconductor layer 4 third semiconductor region 5 insulating layer 6 gate electrode 7 source electrode 8 drain electrode 9 fourth semiconductor layer 10 insulating film
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/80 H01L 21/338 H01L 29/778 H01L 29/812──────────────────────────────────────────────────続 き Continued on the front page (58) Investigated field (Int.Cl. 6 , DB name) H01L 29/80 H01L 21/338 H01L 29/778 H01L 29/812
Claims (2)
半導体層表面に一導電型を有する縮退した第１の半導体
領域と前記第１の半導体領域と反対の導電型を有し縮退
した第３の半導体領域とを有し、少なくとも第１の半導
体領域と第３の半導体領域の間の第２の半導体層表面に
該第２の半導体層よりも禁止帯幅が広く該第２の半導体
層とタイプ１のヘテロ構造を形成しイオン化不純物を含
有する第４の半導体層と、この第４の半導体層上の電極
を有し、前記第１の半導体領域と第３の半導体領域にそ
れぞれオーミック電極を設けたことを特徴とするトンネ
ルトランジスタ。A second non-degenerate second substrate provided on the substrate;
Degenerate first semiconductor having one conductivity type on the surface of the semiconductor layer
Region having a conductivity type opposite to that of the first semiconductor region and degenerate
At least a first semiconductor region.
On the surface of the second semiconductor layer between the body region and the third semiconductor region
The second semiconductor has a wider band gap than the second semiconductor layer.
Layer and type 1 heterostructure and contain ionized impurities
Having a fourth semiconductor layer and an electrode on the fourth semiconductor layer
And a ohmic electrode is provided in each of the first semiconductor region and the third semiconductor region .
に絶縁層を挿入した構造の請求項１記載のトンネルトラ
ンジスタ。2. The tunnel transistor according to claim 1, wherein an insulating layer is inserted at least on an electrode side on said fourth semiconductor layer .
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| JPH05175514A JPH05175514A (en) | 1993-07-13 |
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- 1991-12-25 JP JP34159391A patent/JP2792295B2/en not_active Expired - Fee Related
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