JP2663397B2 - 電圧制御発振回路及びこれを用いた信号検出器 - Google Patents
電圧制御発振回路及びこれを用いた信号検出器Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高速度・高精度のタイ
ミング制御を必要とする高速信号処理回路において重要
な役割を果たしている位相同期ループ（ＰＬＬ）回路に
使用する電圧制御発振回路に関し、特に、偶数分の１周
期のタイミング信号を取出し得るようにしたものであ
る。
ミング制御を必要とする高速信号処理回路において重要
な役割を果たしている位相同期ループ（ＰＬＬ）回路に
使用する電圧制御発振回路に関し、特に、偶数分の１周
期のタイミング信号を取出し得るようにしたものであ
る。
【０００２】
【従来の技術】高速度・高精度のタイミング信号制御技
術は、従来、各種エレクトロニクス装置の最重要技術の
一つであり、特に、検出器からの高頻度の出力信号を処
理する必要がある高エネルギー物理実験においては、加
速器および検出器の双方において高速度・高精度信号を
制御し、計測する必要がある。
術は、従来、各種エレクトロニクス装置の最重要技術の
一つであり、特に、検出器からの高頻度の出力信号を処
理する必要がある高エネルギー物理実験においては、加
速器および検出器の双方において高速度・高精度信号を
制御し、計測する必要がある。
【０００３】一方、電子機器産業の技術分野において
は、ビデオ機器の広帯域化およびコンピュータや情報伝
送ネットワーク等の高速化が著しく促進され、従来より
一層高速度のディジタル信号処理が求められている。
は、ビデオ機器の広帯域化およびコンピュータや情報伝
送ネットワーク等の高速化が著しく促進され、従来より
一層高速度のディジタル信号処理が求められている。
【０００４】かかる高速信号処理において重要な役割を
果たしている位相同期ループ（ＰＬＬ）回路は、従来、
図１に示すように、電圧制御発振器ＶＯの発振出力信号
を位相比較器ＰＣに供給して入力信号ＩＰと周波数・位
相を比較し、その比較出力として検出した位相差をルー
プフィルタＬＦに供給して取出した位相差電圧を電圧制
御発振器ＶＯに帰還してその発振動作を制御し、入力信
号ＩＰに位相同期した発振出力（ＯＰ）が得られるよう
にしたものであり、必要に応じ入力信号ＩＰの周波数を
逓倍した整数Ｍ倍の周波数、あるいは、入力信号の繰返
し周期を分割した整数Ｍ分の１の繰返し周期を有する出
力信号ＯＰを取出すこともできる。
果たしている位相同期ループ（ＰＬＬ）回路は、従来、
図１に示すように、電圧制御発振器ＶＯの発振出力信号
を位相比較器ＰＣに供給して入力信号ＩＰと周波数・位
相を比較し、その比較出力として検出した位相差をルー
プフィルタＬＦに供給して取出した位相差電圧を電圧制
御発振器ＶＯに帰還してその発振動作を制御し、入力信
号ＩＰに位相同期した発振出力（ＯＰ）が得られるよう
にしたものであり、必要に応じ入力信号ＩＰの周波数を
逓倍した整数Ｍ倍の周波数、あるいは、入力信号の繰返
し周期を分割した整数Ｍ分の１の繰返し周期を有する出
力信号ＯＰを取出すこともできる。
【０００５】特に、電圧制御発振器ＶＯとして、例え
ば、図２に示すように、位相反転遅延時間を印加電圧に
より制御可能の位相反転素子、いわゆるインバータＵ
１，Ｕ２，Ｕ３，----Ｕ５を複数段縦続接続した多段位
相反転回路の出力を入力側に帰還したいわゆるリングオ
シレータ１を用いた場合には、各段のインバータＵから
出力信号を取出すことにより、発振出力周期Ｔより短い
時間間隔のタイミング信号が得られる。例えば、図２に
示したように、５段のインバータＵ１〜Ｕ５を縦続接続
したリングオシレータ１においては、周期Ｔで双安定位
相反転を繰返す発振信号Ａ，Ｂ，Ｃ，Ｄ，Ｅが発生し、
順次のインバータＵ１〜Ｕ５の位相反転出力Ａ〜Ｅは、
図示のように、順次に等間隔で遅延しており、たとえ
ば、位相反転出力ＡとＣとにおいて相隣る信号波形の立
上がりは、発振周期Ｔの５分の１の時間間隔を有してい
る。
ば、図２に示すように、位相反転遅延時間を印加電圧に
より制御可能の位相反転素子、いわゆるインバータＵ
１，Ｕ２，Ｕ３，----Ｕ５を複数段縦続接続した多段位
相反転回路の出力を入力側に帰還したいわゆるリングオ
シレータ１を用いた場合には、各段のインバータＵから
出力信号を取出すことにより、発振出力周期Ｔより短い
時間間隔のタイミング信号が得られる。例えば、図２に
示したように、５段のインバータＵ１〜Ｕ５を縦続接続
したリングオシレータ１においては、周期Ｔで双安定位
相反転を繰返す発振信号Ａ，Ｂ，Ｃ，Ｄ，Ｅが発生し、
順次のインバータＵ１〜Ｕ５の位相反転出力Ａ〜Ｅは、
図示のように、順次に等間隔で遅延しており、たとえ
ば、位相反転出力ＡとＣとにおいて相隣る信号波形の立
上がりは、発振周期Ｔの５分の１の時間間隔を有してい
る。
【０００６】
【発明が解決しようとする課題】しかして、リングオシ
レータ１を発振させるためには、インバータの多段縦続
接続における最終段出力２を初段入力３に帰還したとき
の位相が反転している、という発振条件を満たす必要が
ある。したがって、このリングオシレータ１を発振させ
るためには奇数段のインバータを縦続接続する必要があ
り、発振周期の奇数分の１のタイミング信号しか得られ
ないことになる。一方、各種の制御回路あるいは計測回
路では、偶数分の１周期のタイミング信号を必要とする
場合があり、特に２n 分の１周期のタイミング信号は、
ディジタル信号処理に際して屡々必要とされるものであ
るが、上述したように奇数段のインバータの縦続接続に
頼らざるを得なかった従来のこの種電圧制御発振回路で
はかかる必要性に対応し得なかった。
レータ１を発振させるためには、インバータの多段縦続
接続における最終段出力２を初段入力３に帰還したとき
の位相が反転している、という発振条件を満たす必要が
ある。したがって、このリングオシレータ１を発振させ
るためには奇数段のインバータを縦続接続する必要があ
り、発振周期の奇数分の１のタイミング信号しか得られ
ないことになる。一方、各種の制御回路あるいは計測回
路では、偶数分の１周期のタイミング信号を必要とする
場合があり、特に２n 分の１周期のタイミング信号は、
ディジタル信号処理に際して屡々必要とされるものであ
るが、上述したように奇数段のインバータの縦続接続に
頼らざるを得なかった従来のこの種電圧制御発振回路で
はかかる必要性に対応し得なかった。
【０００７】また、ワイヤーチェンバーなど、高エネル
ギービーム粒子の検出器から得られる検出出力信号は、
１ｎｓ以下の精度で測定する必要があるが、かかる高精
度の測定を直接的な測定方法によって行なおうとする
と、１ＧＨｚ以上の高い周波数のクロック信号が必要と
なるので、技術的に実現が困難であるばかりでなく、経
費が嵩むことになる。
ギービーム粒子の検出器から得られる検出出力信号は、
１ｎｓ以下の精度で測定する必要があるが、かかる高精
度の測定を直接的な測定方法によって行なおうとする
と、１ＧＨｚ以上の高い周波数のクロック信号が必要と
なるので、技術的に実現が困難であるばかりでなく、経
費が嵩むことになる。
【０００８】なお、ＣＭＯＳ集積回路に位相同期ループ
（ＰＬＬ）回路を組込めば、その集積回路の内部では１
００ＭＨｚ程度の周波数のクロック信号を直接的に形成
することが可能であるが、１ＧＨｚの周波数のクロック
信号を直接的に得ることは矢張り困難であり、又このよ
うな構成によって１ＧＨｚのクロック信号が得られたと
しても、ＣＭＯＳ集積回路の消費電力が増大するので、
実用には適しない。
（ＰＬＬ）回路を組込めば、その集積回路の内部では１
００ＭＨｚ程度の周波数のクロック信号を直接的に形成
することが可能であるが、１ＧＨｚの周波数のクロック
信号を直接的に得ることは矢張り困難であり、又このよ
うな構成によって１ＧＨｚのクロック信号が得られたと
しても、ＣＭＯＳ集積回路の消費電力が増大するので、
実用には適しない。
【０００９】１ＧＨｚの周波数のクロック信号を直接的
に形成するのは困難であっても、１ｎｓの時間間隔のク
ロックパルスが得られればよいのであるから、周波数が
遙かに低いクロック信号形成回路を多数用意し、１ｎｓ
の間隔でそれらの回路を順次に作動させればよいのであ
るから、リングオシレータの各段からクロックパルスを
順次に取出すことが考えられたのであるが、前述したよ
うに、偶数分の１周期のタイミング信号を取出すのは困
難であった。一方、ディジタル回路による信号処理で
は、２n 分の１周期のタイミングで信号処理を行なうの
が好適であるから、従来取出しが容易な奇数分の１周期
のタイミング、すなわち、２n 分の１周期以外のタイミ
ングで信号処理を行なった場合には、処理結果のデータ
に適切な係数をかけて補正することが必要となり、信号
処理の精度が著しく低下し複雑な構成となる。
に形成するのは困難であっても、１ｎｓの時間間隔のク
ロックパルスが得られればよいのであるから、周波数が
遙かに低いクロック信号形成回路を多数用意し、１ｎｓ
の間隔でそれらの回路を順次に作動させればよいのであ
るから、リングオシレータの各段からクロックパルスを
順次に取出すことが考えられたのであるが、前述したよ
うに、偶数分の１周期のタイミング信号を取出すのは困
難であった。一方、ディジタル回路による信号処理で
は、２n 分の１周期のタイミングで信号処理を行なうの
が好適であるから、従来取出しが容易な奇数分の１周期
のタイミング、すなわち、２n 分の１周期以外のタイミ
ングで信号処理を行なった場合には、処理結果のデータ
に適切な係数をかけて補正することが必要となり、信号
処理の精度が著しく低下し複雑な構成となる。
【００１０】
【課題を解決するための手段】本発明の目的は、上述し
た従来の課題を解決し、従来は奇数分の１周期のタイミ
ング信号しか取出し得なかったリングオシレータから偶
数分の１周期のタイミング信号を、従来と同様の高精度
で取出し得るようにした電圧制御発振回路及びこれを用
いた信号検出器を提供することにある。
た従来の課題を解決し、従来は奇数分の１周期のタイミ
ング信号しか取出し得なかったリングオシレータから偶
数分の１周期のタイミング信号を、従来と同様の高精度
で取出し得るようにした電圧制御発振回路及びこれを用
いた信号検出器を提供することにある。
【００１１】すなわち、本発明電圧制御発振回路は、偶
数Ｎ段のインバータの縦続接続回路の入力信号の低論理
レベルの時間をＮ＋１段の遅延時間とし、高論理レベル
の時間を、Ｎ−１段分の遅延時間となるように、スイッ
チ回路により制御し、従来と同様の発振条件を満たした
リングオシレータとして動作するようにしたものであ
り、本発明の電圧制御発振回路は、印加電圧により位相
反転遅延時間を制御可能に構成した位相反転素子を４以
上の偶数Ｎ段縦続接続した多段位相反転回路と、その多
段位相反転回路と同様な遅延時間特性をもち前記多段位
相反転回路の最終段および最終段より２段前の前記位相
反転素子の出力がともに低論理レベルのときにスイッチ
出力が高論理レベルとなるとともに、前記最終段より２
段前の位相反転素子の出力が高論理レベルのときにスイ
ッチ出力が低論理レベルとなるスイッチ回路とを備え、
そのスイッチ回路の出力を前記多段位相反転回路の入力
に帰還して発振回路を構成することにより、前記多段位
相反転回路における各段の位相反転素子および前記スイ
ッチ回路から前記発振回路における発振周期の前記偶数
Ｎ分の１の時間間隔を有するタイミング信号をそれぞれ
取出し得るようにしたことを特徴とするものである。又
本発明の他の目的とする所は、印加電圧により位相反転
遅延時間を制御可能に構成した位相反転素子を４以上の
偶数Ｎ段縦続接続した多段位相反転回路と、その多段位
相反転回路と同様な遅延時間特性をもち前記多段位相反
転回路の最終段および最終段より２段前の前記位相反転
素子の出力がともに低論理レベルのときにスイッチ出力
が高論理レベルとなるとともに、前記最終段より２段前
の位相反転素子の出力が高論理レベルのときにスイッチ
出力が低論理レベルとなるスイッチ回路とを備え、その
スイッチ回路の出力を前記多段位相反転回路の入力に帰
還して発振回路を構成すると共に、前記多段位相反転回
路における各段の位相反転素子および前記スイッチ回路
からそれぞれ取出した前記偶数Ｎ分の１の時間間隔を有
するタイミング信号をそれぞれラッチ回路に接続し、前
記多段位相反転回路における各段の位相反転素子および
前記スイッチ回路から前記発振回路における発振周期の
前記偶数Ｎ分の１の時間間隔を有するタイミング信号の
変化をそれぞれ取出し得るよう構成し、これにより外部
信号を順次に検出することを特徴とする電圧制御発振回
路を用いた信号検出器を提供するにある。
数Ｎ段のインバータの縦続接続回路の入力信号の低論理
レベルの時間をＮ＋１段の遅延時間とし、高論理レベル
の時間を、Ｎ−１段分の遅延時間となるように、スイッ
チ回路により制御し、従来と同様の発振条件を満たした
リングオシレータとして動作するようにしたものであ
り、本発明の電圧制御発振回路は、印加電圧により位相
反転遅延時間を制御可能に構成した位相反転素子を４以
上の偶数Ｎ段縦続接続した多段位相反転回路と、その多
段位相反転回路と同様な遅延時間特性をもち前記多段位
相反転回路の最終段および最終段より２段前の前記位相
反転素子の出力がともに低論理レベルのときにスイッチ
出力が高論理レベルとなるとともに、前記最終段より２
段前の位相反転素子の出力が高論理レベルのときにスイ
ッチ出力が低論理レベルとなるスイッチ回路とを備え、
そのスイッチ回路の出力を前記多段位相反転回路の入力
に帰還して発振回路を構成することにより、前記多段位
相反転回路における各段の位相反転素子および前記スイ
ッチ回路から前記発振回路における発振周期の前記偶数
Ｎ分の１の時間間隔を有するタイミング信号をそれぞれ
取出し得るようにしたことを特徴とするものである。又
本発明の他の目的とする所は、印加電圧により位相反転
遅延時間を制御可能に構成した位相反転素子を４以上の
偶数Ｎ段縦続接続した多段位相反転回路と、その多段位
相反転回路と同様な遅延時間特性をもち前記多段位相反
転回路の最終段および最終段より２段前の前記位相反転
素子の出力がともに低論理レベルのときにスイッチ出力
が高論理レベルとなるとともに、前記最終段より２段前
の位相反転素子の出力が高論理レベルのときにスイッチ
出力が低論理レベルとなるスイッチ回路とを備え、その
スイッチ回路の出力を前記多段位相反転回路の入力に帰
還して発振回路を構成すると共に、前記多段位相反転回
路における各段の位相反転素子および前記スイッチ回路
からそれぞれ取出した前記偶数Ｎ分の１の時間間隔を有
するタイミング信号をそれぞれラッチ回路に接続し、前
記多段位相反転回路における各段の位相反転素子および
前記スイッチ回路から前記発振回路における発振周期の
前記偶数Ｎ分の１の時間間隔を有するタイミング信号の
変化をそれぞれ取出し得るよう構成し、これにより外部
信号を順次に検出することを特徴とする電圧制御発振回
路を用いた信号検出器を提供するにある。
【００１２】
【作用】したがって、本発明によれば、位相同期ループ
（ＰＬＬ）回路によるクロック周波数の逓倍において、
従来は困難であった偶数分の１周期のタイミング信号を
容易に形成することが可能となり、特に、２n 分の１周
期のタイミング信号が容易に得られるので、ディジタル
信号の高速処理が容易になり、ディジタル・ビデオ機器
からコンピュータネットワークに到る広い技術分野に亘
って本発明を適用することが可能となる。
（ＰＬＬ）回路によるクロック周波数の逓倍において、
従来は困難であった偶数分の１周期のタイミング信号を
容易に形成することが可能となり、特に、２n 分の１周
期のタイミング信号が容易に得られるので、ディジタル
信号の高速処理が容易になり、ディジタル・ビデオ機器
からコンピュータネットワークに到る広い技術分野に亘
って本発明を適用することが可能となる。
【００１３】すなわち、例えば、検出器からの高頻度の
出力信号を処理する高エネルギー物理実験あるいは高品
位テレビジョン（ＨＤＴＶ）などの高解像度画像表示装
置の同期回路など本発明を適用するに好適な機器は広い
分野に亘っており、つぎのような機器を例示することが
できる。 高精度時間−ディジタル変換素子 ビデオ信号の同期回路 高速シリアル通信装置 半導体試験装置 車間距離測定装置
出力信号を処理する高エネルギー物理実験あるいは高品
位テレビジョン（ＨＤＴＶ）などの高解像度画像表示装
置の同期回路など本発明を適用するに好適な機器は広い
分野に亘っており、つぎのような機器を例示することが
できる。 高精度時間−ディジタル変換素子 ビデオ信号の同期回路 高速シリアル通信装置 半導体試験装置 車間距離測定装置
【００１４】
【実施例】以下に図面を参照して実施例につき本発明を
詳細に説明する。まず、本発明電圧制御発振回路の構成
例を図３に示す。図３において、（ａ）は、４以上の任
意の偶数Ｎ段の位相反転素子、すなわち、いわゆるイン
バータＵ１〜ＵＮを縦続接続するとともに、最終段に接
続したスイッチ回路ＵＳの出力を縦続接続の入力側に帰
還して構成したリングオシレータの概略構成を示すもの
であり、各段のインバータＵ１〜ＵＮおよびスイッチ回
路ＵＳに印加している電圧ＶＧＮは、各インバータおよ
びスイッチ回路における位相反転遅延時間を可変制御す
るための制御電圧である。
詳細に説明する。まず、本発明電圧制御発振回路の構成
例を図３に示す。図３において、（ａ）は、４以上の任
意の偶数Ｎ段の位相反転素子、すなわち、いわゆるイン
バータＵ１〜ＵＮを縦続接続するとともに、最終段に接
続したスイッチ回路ＵＳの出力を縦続接続の入力側に帰
還して構成したリングオシレータの概略構成を示すもの
であり、各段のインバータＵ１〜ＵＮおよびスイッチ回
路ＵＳに印加している電圧ＶＧＮは、各インバータおよ
びスイッチ回路における位相反転遅延時間を可変制御す
るための制御電圧である。
【００１５】図３（ａ）に標記した電圧制御位相反転素
子Ｕ１〜ＵＮは、実際には、スイッチ回路ＵＳが４個の
ＭＯＳ型トランジスタＭ１〜Ｍ４の直列接続からなって
いるのと同様に、図３の（ｂ），（ｃ）に示すように、
４個のＭＯＳ型トランジスタＭ５〜Ｍ８の直列接続から
なっているが、中央部の２個のＭＯＳトランジスタにつ
いては、スイッチ回路ＵＳにおいては２個のＭＯＳトラ
ンジスタＭ２，Ｍ３のゲート電極を別個に制御している
のに対し、インバータＵ１〜ＵＮにおいては２個のＭＯ
ＳトランジスタＭ６，Ｍ７のゲート電極を並列に接続し
て共通に制御している点が相違している。後述するよう
に、リングオシレータの発振周期Ｔに対して正確にその
Ｎ分の１の位相反転周期を有するタイミング信号を取出
すためには、各段のインバータＵ１〜ＵＮとスイッチ回
路ＵＳとが、上述したように相似の回路構成を有すると
ともに、各段出力の負荷が等しくなるようにすることが
重要である。したがって、インバータＵ１〜ＵＮにおけ
るＰＭＯＳトランジスタＭ５は、スイッチ回路ＵＳにお
けるＰＭＯＳトランジスタＭ１に対応させて、ＰＭＯＳ
側のドライブ能力を等しくするためのダミーとして使用
している。なお、ＭＯＳトランジスタＭ１，Ｍ２のゲー
ト接続は入れ替えても同様な動作を行なわせることがで
きる。
子Ｕ１〜ＵＮは、実際には、スイッチ回路ＵＳが４個の
ＭＯＳ型トランジスタＭ１〜Ｍ４の直列接続からなって
いるのと同様に、図３の（ｂ），（ｃ）に示すように、
４個のＭＯＳ型トランジスタＭ５〜Ｍ８の直列接続から
なっているが、中央部の２個のＭＯＳトランジスタにつ
いては、スイッチ回路ＵＳにおいては２個のＭＯＳトラ
ンジスタＭ２，Ｍ３のゲート電極を別個に制御している
のに対し、インバータＵ１〜ＵＮにおいては２個のＭＯ
ＳトランジスタＭ６，Ｍ７のゲート電極を並列に接続し
て共通に制御している点が相違している。後述するよう
に、リングオシレータの発振周期Ｔに対して正確にその
Ｎ分の１の位相反転周期を有するタイミング信号を取出
すためには、各段のインバータＵ１〜ＵＮとスイッチ回
路ＵＳとが、上述したように相似の回路構成を有すると
ともに、各段出力の負荷が等しくなるようにすることが
重要である。したがって、インバータＵ１〜ＵＮにおけ
るＰＭＯＳトランジスタＭ５は、スイッチ回路ＵＳにお
けるＰＭＯＳトランジスタＭ１に対応させて、ＰＭＯＳ
側のドライブ能力を等しくするためのダミーとして使用
している。なお、ＭＯＳトランジスタＭ１，Ｍ２のゲー
ト接続は入れ替えても同様な動作を行なわせることがで
きる。
【００１６】しかして、各段のインバータＵ１〜ＵＮに
おいては、ＭＯＳトランジスタのゲート電極に供給した
入力信号の論理レベルとは逆の論理レベルの出力信号が
得られて位相反転が行なわれるのに対して、スイッチ回
路ＵＳにおいては、ＮＯＲ回路に類似した回路動作が行
なわれ、最終段より２段前のインバータＵＮ２および最
終段のインバータＵＮの出力ノードＦおよびＨがともに
低論理レベルＬ0 となったときにスイッチ出力ノードＳ
が高論理レベルＨi となり、最終段より２段前のインバ
ータＵＮ２の出力ノードＦが高論理レベルＨi となった
ときにスイッチ出力ノードＳが低論理レベルＬ0 とな
り、偶数段のインバータの縦続接続の入力側に帰還する
出力側の位相が、従来の奇数段のインバータの縦続接続
における出力側の位相と同じになってリングオシレータ
の発振条件が満たされるように作用する。
おいては、ＭＯＳトランジスタのゲート電極に供給した
入力信号の論理レベルとは逆の論理レベルの出力信号が
得られて位相反転が行なわれるのに対して、スイッチ回
路ＵＳにおいては、ＮＯＲ回路に類似した回路動作が行
なわれ、最終段より２段前のインバータＵＮ２および最
終段のインバータＵＮの出力ノードＦおよびＨがともに
低論理レベルＬ0 となったときにスイッチ出力ノードＳ
が高論理レベルＨi となり、最終段より２段前のインバ
ータＵＮ２の出力ノードＦが高論理レベルＨi となった
ときにスイッチ出力ノードＳが低論理レベルＬ0 とな
り、偶数段のインバータの縦続接続の入力側に帰還する
出力側の位相が、従来の奇数段のインバータの縦続接続
における出力側の位相と同じになってリングオシレータ
の発振条件が満たされるように作用する。
【００１７】なお、各段のインバータＵ１〜ＵＮおよび
スイッチ回路ＵＳにおけるＮＭＯＳトランジスタＭ８お
よびＭ４は、いずれも、それぞれの位相反転遅延時間を
制御する制御用トランジスタであり、位相反転出力の立
下がりのタイミングしか制御していないが、順次の各段
毎に信号の極性が反転するのであるから、４以上の偶数
Ｎ段のインバータＵ１〜ＵＮおよびスイッチ回路ＵＳよ
りなる位相反転回路全体としては、位相反転における立
上がりおよび立下がりのタイミングが交互に制御される
ことになる。
スイッチ回路ＵＳにおけるＮＭＯＳトランジスタＭ８お
よびＭ４は、いずれも、それぞれの位相反転遅延時間を
制御する制御用トランジスタであり、位相反転出力の立
下がりのタイミングしか制御していないが、順次の各段
毎に信号の極性が反転するのであるから、４以上の偶数
Ｎ段のインバータＵ１〜ＵＮおよびスイッチ回路ＵＳよ
りなる位相反転回路全体としては、位相反転における立
上がりおよび立下がりのタイミングが交互に制御される
ことになる。
【００１８】つぎに、縦続接続するインバータの段数Ｎ
＝８とした場合の例について、図４の（ａ）に回路構成
を示し、（ｂ）に各段信号位相反転のタイミングを順次
に示す。なお、以下の説明においては、位相反転信号の
立上がりエッジのタイミングについて述べるが、立下が
りエッジのタイミングについてもほぼ同様である。図４
の（ｂ）に示すタイミング図において、時点ｔ０でイン
バータＵ１の出力ノードＡが高論理レベルＨi になった
とすると、この立上がりエッジが発振周期Ｔの８分の１
の時間間隔Ｔ／８で図中矢印で示すように縦続接続中を
一つ置きの段ごとに伝搬していくことになる。
＝８とした場合の例について、図４の（ａ）に回路構成
を示し、（ｂ）に各段信号位相反転のタイミングを順次
に示す。なお、以下の説明においては、位相反転信号の
立上がりエッジのタイミングについて述べるが、立下が
りエッジのタイミングについてもほぼ同様である。図４
の（ｂ）に示すタイミング図において、時点ｔ０でイン
バータＵ１の出力ノードＡが高論理レベルＨi になった
とすると、この立上がりエッジが発振周期Ｔの８分の１
の時間間隔Ｔ／８で図中矢印で示すように縦続接続中を
一つ置きの段ごとに伝搬していくことになる。
【００１９】そこで、スイッチ回路ＵＳの回路動作を説
明すると、図４の（ｂ）に示すタイミング図において、
時点ｔ１でインバータＵ６の出力ノードＦが低論理レベ
ルＬ0 になったときに、スイッチ回路ＵＳのＭＯＳトラ
ンジスタＭ１はＯＮ状態になりＭＯＳトランジスタＭ３
はＯＦＦ状態となるが、インバータＵ８の出力ノードＨ
が高論理レベルＨi であるのでＭＯＳトランジスタＭ２
はＯＦＦ状態にあり、その結果、スイッチ回路ＵＳの出
力ノードＳはフローティングの状態にあり、直前の低論
理レベルＬ0 を維持している。しかしながら、時点ｔ２
でインバータＵ８の出力ノードＨが低論理レベルＬ0 に
なったときには、インバータＵ６の出力ノードＦも低論
理レベルＬ0 であるので、ＭＯＳトランジスタＭ１，Ｍ
２がすべてＯＮ状態になり、したがって、スイッチ回路
ＵＳの出力ノードＳは位相反転を生じて時点ｔ３で高論
理レベルＨi になる。
明すると、図４の（ｂ）に示すタイミング図において、
時点ｔ１でインバータＵ６の出力ノードＦが低論理レベ
ルＬ0 になったときに、スイッチ回路ＵＳのＭＯＳトラ
ンジスタＭ１はＯＮ状態になりＭＯＳトランジスタＭ３
はＯＦＦ状態となるが、インバータＵ８の出力ノードＨ
が高論理レベルＨi であるのでＭＯＳトランジスタＭ２
はＯＦＦ状態にあり、その結果、スイッチ回路ＵＳの出
力ノードＳはフローティングの状態にあり、直前の低論
理レベルＬ0 を維持している。しかしながら、時点ｔ２
でインバータＵ８の出力ノードＨが低論理レベルＬ0 に
なったときには、インバータＵ６の出力ノードＦも低論
理レベルＬ0 であるので、ＭＯＳトランジスタＭ１，Ｍ
２がすべてＯＮ状態になり、したがって、スイッチ回路
ＵＳの出力ノードＳは位相反転を生じて時点ｔ３で高論
理レベルＨi になる。
【００２０】一方、時点ｔ4 でインバータＵ６の出力ノ
ードＦが高論理レベルＨi になったときには、ＭＯＳト
ランジスタＭ１がＯＦＦ状態になり、ＭＯＳトランジス
タＭ３がＯＮ状態になるのでインバータＵ８の出力ノー
ドＨが高論理レベルＨi になるのを待たずに、スイッチ
回路ＵＳの出力ノードＳが位相反転を生じて時点ｔ5で
低論理レベルＬ0 になる。
ードＦが高論理レベルＨi になったときには、ＭＯＳト
ランジスタＭ１がＯＦＦ状態になり、ＭＯＳトランジス
タＭ３がＯＮ状態になるのでインバータＵ８の出力ノー
ドＨが高論理レベルＨi になるのを待たずに、スイッチ
回路ＵＳの出力ノードＳが位相反転を生じて時点ｔ5で
低論理レベルＬ0 になる。
【００２１】上述したように、本発明電圧制御発振回路
においてノードＳの信号は、低論理レベルＬ0 の信号に
対しては、インバータＵ１〜Ｕ８およびスイッチ回路Ｕ
Ｓにおける位相反転にそれぞれ生ずる計９段分の時間遅
れが生じており、一方、高論理レベルＨi の信号に対し
ては、インバータＵ１〜Ｕ６およびスイッチ回路ＵＳに
おける位相反転にそれぞれ生ずる計７段分の時間遅れが
生じている。これにより位相反転信号の１周期Ｔにおけ
る時間遅れは総計９＋７＝１６段の偶数段分であるにも
拘らず、位相反転信号の高論理レベルおよび低論理レベ
ルがそれぞれ奇数段の位相反転を受けるので、位相反転
の反復による発振を持続し得ることになる。しかして、
位相反転信号の極性は、順次の位相反転素子を２段通過
する毎にもとの極性に復するのであるから、位相反転発
振周期Ｔの８分の１の時間間隔でタイミング信号を取出
すことが可能となる。
においてノードＳの信号は、低論理レベルＬ0 の信号に
対しては、インバータＵ１〜Ｕ８およびスイッチ回路Ｕ
Ｓにおける位相反転にそれぞれ生ずる計９段分の時間遅
れが生じており、一方、高論理レベルＨi の信号に対し
ては、インバータＵ１〜Ｕ６およびスイッチ回路ＵＳに
おける位相反転にそれぞれ生ずる計７段分の時間遅れが
生じている。これにより位相反転信号の１周期Ｔにおけ
る時間遅れは総計９＋７＝１６段の偶数段分であるにも
拘らず、位相反転信号の高論理レベルおよび低論理レベ
ルがそれぞれ奇数段の位相反転を受けるので、位相反転
の反復による発振を持続し得ることになる。しかして、
位相反転信号の極性は、順次の位相反転素子を２段通過
する毎にもとの極性に復するのであるから、位相反転発
振周期Ｔの８分の１の時間間隔でタイミング信号を取出
すことが可能となる。
【００２２】図５及び図７において、ｆ(t) は外部信
号、ＣＫは基準クロック信号、ＰＣは位相比較器、ＬＦ
はループフィルター、ＶＧＮはループフィルターの出力
電圧信号、Ｄ１，Ｄ２，Ｄ３，----Ｄ８はフリップフロ
ップ回路ＦＦ１〜ＦＦ８よりのデータ出力信号を示す。
号、ＣＫは基準クロック信号、ＰＣは位相比較器、ＬＦ
はループフィルター、ＶＧＮはループフィルターの出力
電圧信号、Ｄ１，Ｄ２，Ｄ３，----Ｄ８はフリップフロ
ップ回路ＦＦ１〜ＦＦ８よりのデータ出力信号を示す。
【００２３】すなわち、例えば図５，図７に示すよう
に、本発明電圧制御発振回路における各段のインバータ
Ｕ１〜Ｕ８にフリップフロップ回路ＦＦ１〜ＦＦ８をそ
れぞれ組合わせて、各段インバータの出力信号により外
部信号ｆ(t) を順次にラッチするように構成すれば、本
発明発振回路を用いたＰＬＬ回路により位相同期させた
基準クロック信号ＣＫの周期の８分の１の時間間隔で外
部信号ｆ(t) の変化を刻々に検出することが可能とな
る。
に、本発明電圧制御発振回路における各段のインバータ
Ｕ１〜Ｕ８にフリップフロップ回路ＦＦ１〜ＦＦ８をそ
れぞれ組合わせて、各段インバータの出力信号により外
部信号ｆ(t) を順次にラッチするように構成すれば、本
発明発振回路を用いたＰＬＬ回路により位相同期させた
基準クロック信号ＣＫの周期の８分の１の時間間隔で外
部信号ｆ(t) の変化を刻々に検出することが可能とな
る。
【００２４】この回路の動作を説明すると、本発明電圧
制御発振回路１の出力４と基準クロック（ＣＫ）を位相
比較器ＰＣの入力に接続し、ループフィルターＬＦを通
して制御電圧ＶＧＮを制御するように位相同期ループ回
路（ＰＬＬ）を構成することにより、本発振回路１は一
定の条件の元で基準クロック信号ＣＫと同じ周期の発振
を起こす。ここで各インバータＵ１〜Ｕ８及びスイッチ
回路ＵＳの出力信号は図４（ａ）で説明したように一つ
置きの段ごとに発振周期Ｔの８分の１の間隔を持って立
上がるので、フリップフロップＦＦ１〜ＦＦ８は図６に
示すように、外部信号ｆ(t) の論理レベルをＴ／８の間
隔でＤ１，Ｄ２，----，Ｄ８，Ｄ１，----の順で１段置
きに順次ラッチしていく。ここでデータ出力Ｄ１は時刻
ｔ１の時の外部信号のレベルｆ(t1)を、データ出力Ｄ２
は時刻ｔ２の時の外部信号のレベルｆ(t2)を持ち、以下
データ出力Ｄ３，--- ，Ｄ８と続く。これにより外部信
号ｆ(t) がどの時点で変化したかがＴ／８の精度で、デ
ータ出力Ｄ１〜Ｄ８を調べることにより知ることができ
る。
制御発振回路１の出力４と基準クロック（ＣＫ）を位相
比較器ＰＣの入力に接続し、ループフィルターＬＦを通
して制御電圧ＶＧＮを制御するように位相同期ループ回
路（ＰＬＬ）を構成することにより、本発振回路１は一
定の条件の元で基準クロック信号ＣＫと同じ周期の発振
を起こす。ここで各インバータＵ１〜Ｕ８及びスイッチ
回路ＵＳの出力信号は図４（ａ）で説明したように一つ
置きの段ごとに発振周期Ｔの８分の１の間隔を持って立
上がるので、フリップフロップＦＦ１〜ＦＦ８は図６に
示すように、外部信号ｆ(t) の論理レベルをＴ／８の間
隔でＤ１，Ｄ２，----，Ｄ８，Ｄ１，----の順で１段置
きに順次ラッチしていく。ここでデータ出力Ｄ１は時刻
ｔ１の時の外部信号のレベルｆ(t1)を、データ出力Ｄ２
は時刻ｔ２の時の外部信号のレベルｆ(t2)を持ち、以下
データ出力Ｄ３，--- ，Ｄ８と続く。これにより外部信
号ｆ(t) がどの時点で変化したかがＴ／８の精度で、デ
ータ出力Ｄ１〜Ｄ８を調べることにより知ることができ
る。
【００２５】図７は同様に各段の立下がりエッジを使用
した場合の構成例を示す図面である。フリップフロップ
の接続されている位置が図５と異なっており、また各フ
リップフロップＦＦ１〜ＦＦ８は信号の立下がりエッジ
でラッチするものとする。図５及び図７において、各ラ
ッチの時間間隔を一様に保つためには、各段の負荷はダ
ミーの容量を負荷するなどして等しくしておくことが重
要である。
した場合の構成例を示す図面である。フリップフロップ
の接続されている位置が図５と異なっており、また各フ
リップフロップＦＦ１〜ＦＦ８は信号の立下がりエッジ
でラッチするものとする。図５及び図７において、各ラ
ッチの時間間隔を一様に保つためには、各段の負荷はダ
ミーの容量を負荷するなどして等しくしておくことが重
要である。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＰＬＬ回路に従来用いられていた電圧制御発
振器が入力信号に位相同期した発振出力信号を利用する
ことのみを主目的として使用されて来たのに対し、さら
に、発振周期の偶数Ｎ分の１の時間間隔でタイミング信
号を取出すことが可能となり、特に、発振周期の２n 分
の１の時間間隔を有するタイミング信号が得られるの
で、本発明発振回路の発振出力を入力とするカウンタと
組合わせれば、長時間に亘り継続して高速度・高精度の
計測を行なうことが容易になる、という格別顕著な効果
を挙げることができる。
によれば、ＰＬＬ回路に従来用いられていた電圧制御発
振器が入力信号に位相同期した発振出力信号を利用する
ことのみを主目的として使用されて来たのに対し、さら
に、発振周期の偶数Ｎ分の１の時間間隔でタイミング信
号を取出すことが可能となり、特に、発振周期の２n 分
の１の時間間隔を有するタイミング信号が得られるの
で、本発明発振回路の発振出力を入力とするカウンタと
組合わせれば、長時間に亘り継続して高速度・高精度の
計測を行なうことが容易になる、という格別顕著な効果
を挙げることができる。
【図１】図１は位相同期ループ（ＰＬＬ）回路の構成を
示すブロック線図である。
示すブロック線図である。
【図２】図２は従来の電圧制御発振回路の構成および各
部信号波形を示す線図である。
部信号波形を示す線図である。
【図３】図３（ａ）は本発明電圧制御発振回路の概略構
成を示す回路図、 図３（ｂ）はその発振回路における各段インバータの構
成を示す回路図、 図３（ｃ）は各段のインバータの詳細を示す回路図であ
る。
成を示す回路図、 図３（ｂ）はその発振回路における各段インバータの構
成を示す回路図、 図３（ｃ）は各段のインバータの詳細を示す回路図であ
る。
【図４】図４（ａ）は本発明電圧制御発振回路の構成例
を示す回路図、 図４（ｂ）はその各部信号波形を示す波形図である。
を示す回路図、 図４（ｂ）はその各部信号波形を示す波形図である。
【図５】図５は各段のインバータの立上がりエッジを利
用した場合の本発明発振回路を用いた信号検出器を示す
図面である。
用した場合の本発明発振回路を用いた信号検出器を示す
図面である。
【図６】図６は図５の各部信号波形図である。
【図７】図７は各段のインバータの立下がりエッジを利
用した場合の本発明発振回路を用いた信号検出器を示す
図面である。
用した場合の本発明発振回路を用いた信号検出器を示す
図面である。
ＰＬＬ 位相同期ループ ＶＯ 電圧制御発振器 ＰＣ 位相比較器 ＬＦ ループフィルター ＩＰ 入力信号 ＯＰ 発振出力 ｆ（ｔ） 外部信号 ＣＫ 基準クロック信号 ｆ(t1)，ｆ(t2)，--- ，ｆ(t8) 外部信号ｆ(t) の時刻
t1 ，t2，--- ，t8におけるレベル Ｄ１，Ｄ２，Ｄ３,---, Ｄ８ データ出力信号 ＦＦ１，ＦＦ２，ＦＦ３，---,ＦＦ８ フリップフロッ
プ回路 Ｕ１，Ｕ２，Ｕ３，----，ＵＮ インバータ Ｍ１，Ｍ２，Ｍ３，----，Ｍ８ ＭＯＳ型トランジスタ Ｆ，Ｈ 出力ノード ＵＳ スイッチ回路 ＶＤＤ ドレーン電圧 ＩＮ インバータの入力端子 ＯＵＴ インバータの出力端子 ＶＧＮ スイッチ回路に印加している制御電圧 １ リングオシレータ ２ リングオシレータの最終段出力 ３ リングオシレータの初段入力
t1 ，t2，--- ，t8におけるレベル Ｄ１，Ｄ２，Ｄ３,---, Ｄ８ データ出力信号 ＦＦ１，ＦＦ２，ＦＦ３，---,ＦＦ８ フリップフロッ
プ回路 Ｕ１，Ｕ２，Ｕ３，----，ＵＮ インバータ Ｍ１，Ｍ２，Ｍ３，----，Ｍ８ ＭＯＳ型トランジスタ Ｆ，Ｈ 出力ノード ＵＳ スイッチ回路 ＶＤＤ ドレーン電圧 ＩＮ インバータの入力端子 ＯＵＴ インバータの出力端子 ＶＧＮ スイッチ回路に印加している制御電圧 １ リングオシレータ ２ リングオシレータの最終段出力 ３ リングオシレータの初段入力
Claims (2)
- 【請求項１】 印加電圧により位相反転遅延時間を制御
可能に構成した位相反転素子を４以上の偶数Ｎ段縦続接
続した多段位相反転回路と、その多段位相反転回路と同
様な遅延時間特性をもち前記多段位相反転回路の最終段
および最終段より２段前の前記位相反転素子の出力がと
もに低論理レベルのときにスイッチ出力が高論理レベル
となるとともに、前記最終段より２段前の位相反転素子
の出力が高論理レベルのときにスイッチ出力が低論理レ
ベルとなるスイッチ回路とを備え、そのスイッチ回路の
出力を前記多段位相反転回路の入力に帰還して発振回路
を構成することにより、前記多段位相反転回路における
各段の位相反転素子および前記スイッチ回路から前記発
振回路における発振周期の前記偶数Ｎ分の１の時間間隔
を有するタイミング信号をそれぞれ取出し得るようにし
たことを特徴とする電圧制御発振回路。 - 【請求項２】 印加電圧により位相反転遅延時間を制御
可能に構成した位相反転素子を４以上の偶数Ｎ段縦続接
続した多段位相反転回路と、その多段位相反転回路と同
様な遅延時間特性をもち前記多段位相反転回路の最終段
および最終段より２段前の前記位相反転素子の出力がと
もに低論理レベルのときにスイッチ出力が高論理レベル
となるとともに、前記最終段より２段前の位相反転素子
の出力が高論理レベルのときにスイッチ出力が低論理レ
ベルとなるスイッチ回路とを備え、そのスイッチ回路の
出力を前記多段位相反転回路の入力に帰還して発振回路
を構成すると共に、前記多段位相反転回路における各段
の位相反転素子および前記スイッチ回路からそれぞれ取
出した前記偶数Ｎ分の１の時間間隔を有するタイミング
信号をそれぞれラッチ回路に接続し、前記多段位相反転
回路における各段の位相反転素子および前記スイッチ回
路から前記発振回路における発振周期の前記偶数Ｎ分の
１の時間間隔を有するタイミング信号の変化をそれぞれ
取出し得るよう構成し、これにより外部信号を順次に検
出することを特徴とする電圧制御発振回路を用いた信号
検出器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6069507A JP2663397B2 (ja) | 1994-04-07 | 1994-04-07 | 電圧制御発振回路及びこれを用いた信号検出器 |
| US08/380,580 US5502418A (en) | 1994-04-07 | 1995-01-30 | Voltage-controlled oscillating circuit |
| EP95300652A EP0676863B1 (en) | 1994-04-07 | 1995-02-02 | Voltage-controlled oscillating circuit |
| DE69519320T DE69519320T2 (de) | 1994-04-07 | 1995-02-02 | Spannungsgesteuerte Oszillatorschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6069507A JP2663397B2 (ja) | 1994-04-07 | 1994-04-07 | 電圧制御発振回路及びこれを用いた信号検出器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283697A JPH07283697A (ja) | 1995-10-27 |
| JP2663397B2 true JP2663397B2 (ja) | 1997-10-15 |
Family
ID=13404732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6069507A Expired - Lifetime JP2663397B2 (ja) | 1994-04-07 | 1994-04-07 | 電圧制御発振回路及びこれを用いた信号検出器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5502418A (ja) |
| EP (1) | EP0676863B1 (ja) |
| JP (1) | JP2663397B2 (ja) |
| DE (1) | DE69519320T2 (ja) |
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|---|---|---|---|---|
| JP3260615B2 (ja) * | 1996-02-08 | 2002-02-25 | 株式会社東芝 | 電圧制御発振器 |
| JP2002091604A (ja) * | 2000-09-19 | 2002-03-29 | Mitsubishi Electric Corp | クロック発生回路 |
| US6809567B1 (en) * | 2001-04-09 | 2004-10-26 | Silicon Image | System and method for multiple-phase clock generation |
| US7403074B2 (en) | 2004-02-26 | 2008-07-22 | Sony Corporation | Oscillator |
| JP3849614B2 (ja) * | 2002-08-27 | 2006-11-22 | ソニー株式会社 | 発振器 |
| JP2007134786A (ja) | 2005-11-08 | 2007-05-31 | Denso Corp | Ａ／ｄ変換回路 |
| US9300277B2 (en) * | 2013-12-17 | 2016-03-29 | Intel Corporation | Apparatus for reducing periodic jitter in a ring oscillator |
| US9209821B2 (en) | 2014-01-24 | 2015-12-08 | Intel Corporation | Apparatus for generating quadrature clock phases from a single-ended odd-stage ring oscillator |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3708757A (en) * | 1971-07-07 | 1973-01-02 | Gen Instrument Corp | Oscillator loop including two double valued mosfet delay networks |
| JPS6153759A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 発振回路 |
| JPS6394714A (ja) * | 1986-10-09 | 1988-04-25 | Toshiba Corp | 制御パルス信号発生回路 |
| US5126691A (en) * | 1991-06-17 | 1992-06-30 | Motorola, Inc. | Variable clock delay circuit |
| DE4123388A1 (de) * | 1991-07-15 | 1993-01-21 | Thomson Brandt Gmbh | Vorrichtung zur erzeugung von schwingungen und deren anwendung |
| DE4400825C2 (de) * | 1993-01-14 | 2002-07-11 | Denso Corp | Ringoszillator |
| JP3443896B2 (ja) * | 1993-10-08 | 2003-09-08 | 株式会社デンソー | デジタル制御発振装置 |
-
1994
- 1994-04-07 JP JP6069507A patent/JP2663397B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-30 US US08/380,580 patent/US5502418A/en not_active Expired - Fee Related
- 1995-02-02 DE DE69519320T patent/DE69519320T2/de not_active Expired - Fee Related
- 1995-02-02 EP EP95300652A patent/EP0676863B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5502418A (en) | 1996-03-26 |
| EP0676863A3 (en) | 1997-04-16 |
| EP0676863B1 (en) | 2000-11-08 |
| EP0676863A2 (en) | 1995-10-11 |
| DE69519320D1 (de) | 2000-12-14 |
| DE69519320T2 (de) | 2001-05-17 |
| JPH07283697A (ja) | 1995-10-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
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