JPH03812B2 - - Google Patents
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- JPH03812B2 JPH03812B2 JP5131780A JP5131780A JPH03812B2 JP H03812 B2 JPH03812 B2 JP H03812B2 JP 5131780 A JP5131780 A JP 5131780A JP 5131780 A JP5131780 A JP 5131780A JP H03812 B2 JPH03812 B2 JP H03812B2
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- frequency
- frequency division
- circuit
- division ratio
- frequency dividers
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- 238000001514 detection method Methods 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
- H03K21/406—Synchronisation of counters
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は複数個のシフトレジスタで構成されて
いるカウンタを複数備えた分周回路に関し、特
に、複数のカウンタから出力される分周信号の位
相を一致させるようにした分周回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a frequency divider circuit including a plurality of counters each composed of a plurality of shift registers, and particularly to a frequency divider circuit that matches the phases of frequency-divided signals output from the plurality of counters. Regarding frequency dividing circuits.
シフトレジスタを用いたカウンタとしては、リ
ングカウンタや、ｎビツトのシフトレジスタと排
他的論理和回路で構成し最大2n−１サイクル長ま
で計数することができる最大サイクルシフトレジ
スタジエネレータカウンタ（以下MSGCと略
す。）などがある。 Examples of counters using shift registers include ring counters and maximum cycle shift register generator counters (hereinafter referred to as MSGCs) that are composed of an n-bit shift register and an exclusive OR circuit and can count up to a maximum of 2 n -1 cycles. ), etc.
このようなシフトレジスタを用いたカウンタか
ら出力される分周信号の周期が同一のカウンタを
複数設けた場合、電源をオフ状態からオン状態に
変化させた時、カウンタを構成しているそれぞれ
のシフトレジスタの出力信号が論理ハイレベル
（以下“１”と略す。）あるいは論理ロウレベル
（以下“０”と略す。）のどちらの状態になるか一
定しない。そのため、そのまま複数のカウンタの
分周処理を行なうと複数のカウンタから出力され
る分周信号の位相が異なることになる。 If a plurality of counters with the same cycle of frequency-divided signals output from counters using such shift registers are provided, when the power is changed from off to on, each shift of each counter It is not fixed whether the output signal of the register is at a logic high level (hereinafter abbreviated as "1") or a logic low level (hereinafter abbreviated as "0"). Therefore, if the frequency division processing of the plurality of counters is performed as is, the phases of the frequency division signals output from the plurality of counters will differ.
本発明は、同一周期の分周信号を出力する複数
のカウンタの位相を一致させるようにした分周回
路を提供するものである。 The present invention provides a frequency dividing circuit in which the phases of a plurality of counters that output divided signals of the same period are matched.
以下図面と共に本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例である。第１図にお
いて、１はＤ型フリツプフロツプ（以下DFFと
略す。）で、入力ｃに印加されている信号が“０”
から“１”に変化すると入力Ｄに印加されている
信号がラツチされる。２，３はカウンタで、既に
公知であるMSGCであり、同一周期の分周信号
（分周比が等しい）を得るものである。 FIG. 1 shows an embodiment of the present invention. In Figure 1, 1 is a D-type flip-flop (hereinafter abbreviated as DFF), and the signal applied to input c is "0".
When the signal changes from "1" to "1", the signal applied to input D is latched. Counters 2 and 3 are already known MSGCs, and are used to obtain frequency-divided signals of the same period (equal frequency division ratio).
第３図を用いてカウンタ２，３についてもう少
し詳細に説明する。カウンタ２，３は、ｎ個のシ
フトレジスタを直列接続したシフトレジスタ４
と、その出力信号を入力とする排他的論理和回路
６と、排他的論理和回路６の出力信号を上記直列
接続されたシフトレジスタ４の入力に帰還する回
路とで構成された2n−１サイクル長まで計数でき
るMSGCであり、さらに、上記MSGCの分周比
を任意に決めることができる分周比検出回路５を
備えている。上記分周比検出回路５は上記シフト
レジスタ４の出力信号を入力とし、分周比検出回
路５の出力信号は上記排他的論理和回路６からの
出力信号とNOR９で論理和をとつて上記直列接
続されたシフトレジスタ４の入力に帰還し、任意
の分周比の分周信号を得るように構成されてい
る。 The counters 2 and 3 will be explained in more detail using FIG. Counters 2 and 3 are shift registers 4 in which n shift registers are connected in series.
, an exclusive OR circuit 6 which inputs the output signal thereof, and a circuit which feeds back the output signal of the exclusive OR circuit 6 to the input of the shift register 4 connected in series . This is an MSGC that can count up to the cycle length, and is further equipped with a frequency division ratio detection circuit 5 that can arbitrarily determine the frequency division ratio of the MSGC. The frequency division ratio detection circuit 5 receives the output signal of the shift register 4 as an input, and the output signal of the frequency division ratio detection circuit 5 is ORed with the output signal from the exclusive OR circuit 6 by the NOR 9, and the output signal is serially connected to the output signal of the frequency division ratio detection circuit 5. The signal is fed back to the input of the connected shift register 4, and is configured to obtain a frequency-divided signal with an arbitrary frequency division ratio.
そして、入力Ｒに“０”が印加されると、入力
CKに印加されている信号が“１”から“０”へ
変化するたびに分周処理を行ない所定の分周比の
分周信号を出力OUTから出力する。 Then, when “0” is applied to the input R, the input
Every time the signal applied to CK changes from "1" to "0", frequency division processing is performed and a frequency divided signal with a predetermined frequency division ratio is output from the output OUT.
また、入力Ｒに“１”が印加されると、インバ
ータ７とNAND８とにより分周比を制御してい
る帰還ループを等価的に遮断し、入力CKに印加
されている信号が“１”から“０”に変化するタ
イミングに同期して順次シフトレジスタに“１”
を強制的に転送する。 Furthermore, when "1" is applied to the input R, the feedback loop controlling the frequency division ratio by the inverter 7 and NAND 8 is equivalently cut off, and the signal applied to the input CK changes from "1" to "1". “1” is sent to the shift register sequentially in synchronization with the timing when it changes to “0”
Forcibly transfer.
次に第１図に示した実施例の動作について説明
する。 Next, the operation of the embodiment shown in FIG. 1 will be explained.
入力MCに印加されている信号は、第２図に示
す波形Ａのようなもので、DFF1のラツチ信号と
カウンタ２，３の分周処理を行なうためのクロツ
ク信号として利用される。 The signal applied to input MC has a waveform A shown in FIG. 2, and is used as a latch signal for DFF 1 and a clock signal for frequency division processing of counters 2 and 3.
電源がオフ状態からオン状態に変化すると、入
力ICRに初期化信号（“１”）が印加される（第２
図中波形Ｂに相当。）。初期化信号は、ラツチ１に
おいて入力MCに印加されている信号の“０”か
ら“１”へ変化するタイミングに同期した信号
（第２図中波形Ｃに相当）となりカウンタ２およ
びカウンタ３の入力Ｒに印加されることになる。 When the power supply changes from the off state to the on state, an initialization signal (“1”) is applied to the input ICR (second
Corresponds to waveform B in the figure. ). The initialization signal is a signal (corresponding to waveform C in Figure 2) synchronized with the timing at which the signal applied to the input MC of latch 1 changes from "0" to "1" and is input to counters 2 and 3. It will be applied to R.
そうすると、入力CKに印加されているクロツ
ク信号が“１”から“０”へ変化するタイミング
に同期して直列接続されたシフトレジスタに順次
“１”が転送されることになる。 Then, "1" is sequentially transferred to the serially connected shift registers in synchronization with the timing when the clock signal applied to the input CK changes from "1" to "0".
初期化信号は少なくともカウンタ２，３を構成
しているｎ個のシフトレジスタすべてに初期化信
号が転送される時間すなわち、〔nxクロツク信号
の周期〕分だけの時間あるいはそれ以上存在して
いるものとする。 The initialization signal exists for at least the time it takes to transfer the initialization signal to all n shift registers configuring counters 2 and 3, that is, the period of the nx clock signal, or longer. shall be.
そして、入力ICRが再び“０”すなわち再び初
期化信号が解除されると、入力MCに加されてい
るタイミングに同期して“０”がカウンタ２，３
の入力Ｒに印加されることになる。 Then, when the input ICR becomes "0" again, that is, the initialization signal is canceled again, "0" is added to the counters 2 and 3 in synchronization with the timing applied to the input MC.
will be applied to the input R of.
そうなると、カウンタ２，３は入力CKに加さ
れているクロツク信号によつて分周処理を行ない
所定の分周比の分周信号を出力OUTから出力す
る。 In this case, the counters 2 and 3 perform frequency division processing according to the clock signal applied to the input CK, and output a frequency-divided signal having a predetermined frequency division ratio from the output OUT.
この場合、初期化信号によつてカウンタ２，３
のｎ個のシフトレジスタの状態がすべて“１”す
なわち、カウンタ２，３の分周状態が等しい状態
となり、その等しい状態から同一クロツク信号で
分周処理を行なうのでカウンタ２とカウンタ３か
ら出力される分周信号の位相は一致することにな
る。 In this case, counters 2 and 3 are controlled by the initialization signal.
The states of the n shift registers are all "1", that is, the frequency division states of counters 2 and 3 are equal, and since the frequency division processing is performed using the same clock signal from this equal state, the outputs from counters 2 and 3 are The phases of the frequency-divided signals will match.
上述のような処理を使用するものとして、たと
えば、電子楽器に用いられているトツプオクター
ブシンセイザ（以下TOSと略す。これは最高音
階信号の１オクターブ（Ｃ音〜Ｂ音の12音）に相
当する音階信号を発生するものである。）を複数
個並列に使用し同一周期（分周比）の位相を一致
させるものが考えられ、そのような場合に使用す
れば位相がずれることによつて各カウンタの出力
同志が打ち消し合うという問題を確実に防止する
ことができる。 An example of a device that uses the above-mentioned processing is a top octave synthesizer (hereinafter abbreviated as TOS) used in electronic musical instruments, which corresponds to one octave of the highest scale signal (12 notes from C to B). It is conceivable to use multiple scale signals in parallel to match the phases of the same period (dividing ratio), and if used in such a case, it would be possible to It is possible to reliably prevent the problem that the outputs of each counter cancel each other out.
また、DFF1のラツチタイミング（入力MCに
印加されている信号が“０”から“１”に変化す
るタイミング）とカウンタ２，３の分周処理を行
なうタイミング（入力MCに印加されている信号
が“１”から“０”に変化するタイミング）と異
なつたタイミング（180゜度の位相ずれ）で行なつ
ている理由は、カウンタ２，３の各シフトレジス
タに強制的に“１”を転送する時、誤転送が発生
しないようにするためである。 Also, the latch timing of DFF 1 (the timing when the signal applied to the input MC changes from "0" to "1") and the timing for frequency division processing of counters 2 and 3 (the timing when the signal applied to the input MC changes from "0" to "1") The reason why this is done at a different timing (180° phase shift) from the timing at which ``1'' changes from ``0'' to ``0'' is that ``1'' is forcibly transferred to each shift register of counters 2 and 3. This is to prevent erroneous transfers from occurring when doing so.
以上のように本発明は、電源投入時に初期化信
号によつて複数のカウンタの分周状態を強制的に
等しくし、この等しい分周状態から同一クロツク
信号で各カウンタの分周処理を行うので、複数段
のシフトレジスタで構成された同一分周比である
複数の分周器の分周信号の位相を容易に一致させ
ることができる。 As described above, the present invention forcibly equalizes the frequency division states of a plurality of counters using an initialization signal when the power is turned on, and performs frequency division processing for each counter using the same clock signal from this equal frequency division state. , it is possible to easily match the phases of frequency-divided signals of a plurality of frequency dividers having the same frequency division ratio, which are configured by a plurality of stages of shift registers.
第１図は本発明の一実施例のブロツク図、第２
図は第１図の各部のタイミングチヤート、第３図
は第１図におけるカウンタの一具体例を示すブロ
ツク図である。
１……Ｄ型フリツプフロツプ、２，３……カウ
ンタ、４……シフトレジスタ、５……分周比検出
回路、６……排他的論理和回路、７……インバー
タ、８……NAND、９……NOR。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
This figure is a timing chart of each part in FIG. 1, and FIG. 3 is a block diagram showing a specific example of the counter in FIG. 1. 1... D-type flip-flop, 2, 3... Counter, 4... Shift register, 5... Frequency division ratio detection circuit, 6... Exclusive OR circuit, 7... Inverter, 8... NAND, 9... …NOR.
Claims (1)
信号を前記複数の分周器の分周動作に同期させ、
この同期化した信号を前記複数の分周器の各遮断
回路に供給し強制的に前記複数の分周器を初期化
する同期化回路とを具備し、前記複数の分周器
は、各々、Ｎ段（Ｎは２以上の整数）のシフトレ
ジスタで構成されるカウンタと、前記カウンタの
出力の排他的論理和をとる排他的論理和回路と、
分周比を決定する分周比検出回路と、前記排他的
論理和回路および前記分周比検出回路の出力を前
記Ｎ段のシフトレジスタの初段に帰還するととも
にこの帰還ループを遮断する遮断回路を有して構
成された帰還手段とから成り、前記複数の分周器
を駆動するクロツクの少なくともＮ周期の時間長
を有する前記同期化された初期化信号により前記
複数の分周器を構成している各々のＮ段のシフト
レジスタの状態を等しくし、その状態から通常の
分周処理を行うことにより、分周比が等しい複数
の分周器から出力される分周信号の位相を一致さ
せるようにしたことを特徴とする分周回路。1 Synchronize a plurality of frequency dividers and an initialization signal applied from the outside with the frequency division operation of the plurality of frequency dividers,
a synchronization circuit that supplies the synchronized signal to each cutoff circuit of the plurality of frequency dividers to forcibly initialize the plurality of frequency dividers, and each of the plurality of frequency dividers includes: a counter configured with N stages (N is an integer of 2 or more) of shift registers; an exclusive OR circuit that takes an exclusive OR of the outputs of the counter;
a frequency division ratio detection circuit that determines a frequency division ratio; and a cutoff circuit that feeds back the outputs of the exclusive OR circuit and the frequency division ratio detection circuit to the first stage of the N-stage shift register and interrupts this feedback loop. and a feedback means configured to configure the plurality of frequency dividers by the synchronized initialization signal having a time length of at least N cycles of a clock for driving the plurality of frequency dividers. By making the states of each of the N-stage shift registers equal and performing normal frequency division processing from that state, the phases of the frequency-divided signals output from multiple frequency dividers with the same frequency division ratio can be made to match. A frequency dividing circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131780A JPS56147521A (en) | 1980-04-17 | 1980-04-17 | Frequency dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131780A JPS56147521A (en) | 1980-04-17 | 1980-04-17 | Frequency dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56147521A JPS56147521A (en) | 1981-11-16 |
| JPH03812B2 true JPH03812B2 (en) | 1991-01-09 |
Family
ID=12883532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5131780A Granted JPS56147521A (en) | 1980-04-17 | 1980-04-17 | Frequency dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56147521A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10851494B2 (en) | 2013-03-21 | 2020-12-01 | Japan Tobacco Inc. | Method for preparing black liquor and method for preparing flavor component-containing liquid |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61260295A (en) * | 1985-05-15 | 1986-11-18 | 松下電器産業株式会社 | Electronic musical instrument |
-
1980
- 1980-04-17 JP JP5131780A patent/JPS56147521A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10851494B2 (en) | 2013-03-21 | 2020-12-01 | Japan Tobacco Inc. | Method for preparing black liquor and method for preparing flavor component-containing liquid |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56147521A (en) | 1981-11-16 |
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