JP2639153B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2639153B2 JP2639153B2 JP1751390A JP1751390A JP2639153B2 JP 2639153 B2 JP2639153 B2 JP 2639153B2 JP 1751390 A JP1751390 A JP 1751390A JP 1751390 A JP1751390 A JP 1751390A JP 2639153 B2 JP2639153 B2 JP 2639153B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイアフラム構造を有する半導体素子を多数
製作した半導体ウェハを、半導体素子毎に分割する半導
体素子の製造方法に関する。
製作した半導体ウェハを、半導体素子毎に分割する半導
体素子の製造方法に関する。
従来、この種の分割方法は第３図（ａ），（ｂ）に示
すように半導体プロセスの前工程を全て終了した半導体
ウェハにダイシングソーを使用して素子分割用溝14を形
成し、該溝14に沿って半導体素子８を個々に分割してい
た。図中１は集積回路パターン,2,3は絶縁膜,4はダイア
フラム構造,5はシリコン基板,9は金属,10はｐ型ポリシ
リコン,11はｎ型ポリシリコン,13は薄膜である。
すように半導体プロセスの前工程を全て終了した半導体
ウェハにダイシングソーを使用して素子分割用溝14を形
成し、該溝14に沿って半導体素子８を個々に分割してい
た。図中１は集積回路パターン,2,3は絶縁膜,4はダイア
フラム構造,5はシリコン基板,9は金属,10はｐ型ポリシ
リコン,11はｎ型ポリシリコン,13は薄膜である。
上述した従来の半導体素子の製造方法は、半導体プロ
セスの前工程を全て終了した半導体ウェハを、ダイシン
グソーにより分割していたので、ダイシング時の振動や
ブレードの冷却水の水圧で薄膜のヒビ，割れが生じると
いう欠点がある。また、ダイシング時に、半導体ウェハ
の粉が飛散するという欠点がある。
セスの前工程を全て終了した半導体ウェハを、ダイシン
グソーにより分割していたので、ダイシング時の振動や
ブレードの冷却水の水圧で薄膜のヒビ，割れが生じると
いう欠点がある。また、ダイシング時に、半導体ウェハ
の粉が飛散するという欠点がある。
本発明の目的は前記課題を解決した半導体素子の製造
方法を提供することにある。
方法を提供することにある。
前記目的を達成するため、本発明に係る半導体素子の
製造方法は、金属，半導体，絶縁物或いは前記３種の組
み合わせからなる集積回路パターンを支持し、かつ、シ
リコンエッチング液に対し耐腐蝕性を持ちストッパーと
して働く絶縁物の薄膜と、前記集積回路パターンをシリ
コンエッチング液から保護する絶縁物と、前記薄膜を周
囲から支持しているシリコン基板とからなるダイアフラ
ム構造を有する半導体素子を多数製作した半導体ウェハ
を、半導体素子毎に分割する方法であって、 ダイアフラム構造をエッチングにて形成する前に、半
導体素子間を回路をパターニングした側からダイシング
ソーでウェハの厚さに応じた深さでスクライブし、スク
ライブした部分のシリコン基板を露出させ、 ダイアフラム構造をエッチングすると同時に、露出し
たシリコン基板部分をエッチングして各半導体素子の周
辺に溝を形成し、半導体素子形成後に該溝に沿って半導
体ウェハを半導体素子毎に分割するものである。
製造方法は、金属，半導体，絶縁物或いは前記３種の組
み合わせからなる集積回路パターンを支持し、かつ、シ
リコンエッチング液に対し耐腐蝕性を持ちストッパーと
して働く絶縁物の薄膜と、前記集積回路パターンをシリ
コンエッチング液から保護する絶縁物と、前記薄膜を周
囲から支持しているシリコン基板とからなるダイアフラ
ム構造を有する半導体素子を多数製作した半導体ウェハ
を、半導体素子毎に分割する方法であって、 ダイアフラム構造をエッチングにて形成する前に、半
導体素子間を回路をパターニングした側からダイシング
ソーでウェハの厚さに応じた深さでスクライブし、スク
ライブした部分のシリコン基板を露出させ、 ダイアフラム構造をエッチングすると同時に、露出し
たシリコン基板部分をエッチングして各半導体素子の周
辺に溝を形成し、半導体素子形成後に該溝に沿って半導
体ウェハを半導体素子毎に分割するものである。
次に本発明の実施例について図面を参照して説明す
る。
る。
（実施例１） 第１図（ａ）は本発明の実施例１を示す平面図、第１
図（ｂ），（ｃ）は断面図であり、図は金属９とｐ型ポ
リシリコン（半導体）10,n型ポリシリコン（半導体）11
からなる集積回路パターン１を支持し、かつ、シリコン
エッチング液に対耐腐蝕性を持ち、ストッパーとして働
く絶縁物の薄膜２と、前記集積回路パターン１をシリコ
ンエッチング液から保護する絶縁物３と、前記薄膜を周
囲から支持しているシリコン基板５からなるダイアフラ
ム構造４を有する半導体素子８を半導体ウェハ上に多数
製作した状態を示している。
図（ｂ），（ｃ）は断面図であり、図は金属９とｐ型ポ
リシリコン（半導体）10,n型ポリシリコン（半導体）11
からなる集積回路パターン１を支持し、かつ、シリコン
エッチング液に対耐腐蝕性を持ち、ストッパーとして働
く絶縁物の薄膜２と、前記集積回路パターン１をシリコ
ンエッチング液から保護する絶縁物３と、前記薄膜を周
囲から支持しているシリコン基板５からなるダイアフラ
ム構造４を有する半導体素子８を半導体ウェハ上に多数
製作した状態を示している。
薄膜13の上面で対角線上に開いている細長いスリット
状の１本の穴７は、シリコン基板５をエッチングしてダ
イアフラム構造４を集積回路パターンがある面から形成
するのに必要なもので、エッチング液を浸入させるため
のものである。
状の１本の穴７は、シリコン基板５をエッチングしてダ
イアフラム構造４を集積回路パターンがある面から形成
するのに必要なもので、エッチング液を浸入させるため
のものである。
前記集積回路パターン１はサーモパイルをなしてお
り、熱電能の異なる２種類の熱電材料10,11（ここでは
ｐ型ポリシリコンとｎ型ポリシリコン）を、アルミ等の
金属（接点部）９を介し、交互に接続したものである。
２種類の熱電材料10,11は各１本ずつで１対の熱電対を
なす合計４対の熱電対を直列に接続している。また、１
対の熱電対の両端は、一方を前記薄膜でダイアフラム上
にある部分すなわち温接点側に、もう一方を前記薄膜で
シリコン基板５に支持されている部分すなわち冷接点側
にそれぞれ配置してある。
り、熱電能の異なる２種類の熱電材料10,11（ここでは
ｐ型ポリシリコンとｎ型ポリシリコン）を、アルミ等の
金属（接点部）９を介し、交互に接続したものである。
２種類の熱電材料10,11は各１本ずつで１対の熱電対を
なす合計４対の熱電対を直列に接続している。また、１
対の熱電対の両端は、一方を前記薄膜でダイアフラム上
にある部分すなわち温接点側に、もう一方を前記薄膜で
シリコン基板５に支持されている部分すなわち冷接点側
にそれぞれ配置してある。
図において、本発明はダイアフラム構造４をエッチン
グにて形成する前に、各素子８間をダイシングソーで浅
くスクライブして、スクライブした部分のシリコン基板
５の一部12を露出させ、ダイアフラム構造４をエッチン
グして形成すると同時に、露出したシリコン基板５の一
部12をエッチングして、各半導体素子８の周辺に溝６を
形成し、半導体素子の形成後に該溝６に沿って半導体ウ
ェハを半導体素子８毎に分割する。
グにて形成する前に、各素子８間をダイシングソーで浅
くスクライブして、スクライブした部分のシリコン基板
５の一部12を露出させ、ダイアフラム構造４をエッチン
グして形成すると同時に、露出したシリコン基板５の一
部12をエッチングして、各半導体素子８の周辺に溝６を
形成し、半導体素子の形成後に該溝６に沿って半導体ウ
ェハを半導体素子８毎に分割する。
したがって、本発明によれば、予め素子分割用の溝６
を形成してあるため、半導体プロセスの前工程が全て終
了した後にダイシングソーにて半導体ウェハをスクライ
ブする工程が不要となり、スクライブ時の薄膜のヒビ，
割れ等をなくすことができる。
を形成してあるため、半導体プロセスの前工程が全て終
了した後にダイシングソーにて半導体ウェハをスクライ
ブする工程が不要となり、スクライブ時の薄膜のヒビ，
割れ等をなくすことができる。
（実施例２） 第２図（ａ）は本発明の実施例２を示す平面図、第２
図（ｂ），（ｃ）は断面図であり、図は金属９とｐ型ポ
リシリコン（半導体）10,n型ポリシリコン（半導体）11
からなる集積回路パターン１を支持し、かつシリコンエ
ッチング液に対し対腐蝕性を持ち、ストッパーとして働
く絶縁物の薄膜２と、前記集積回路パターン１をシリコ
ンエッチング液から保護する絶縁物３と、前記薄膜を周
囲から支持しているシリコン基板５からなるダイアフラ
ム構造４を有する半導体素子８をウェハ上に多数製作し
た状態を示している。図において、本実施例はダイアフ
ラム構造４をエッチングにて形成する前に、PR工程によ
り各素子８間のシリコン基板５の一部12を露出させ、ダ
イアフラム構造４をエッチングすると同時に、露出した
シリコン基板５の一部12をエッチングして、各半導体素
子８の周辺に溝６を形成し、半導体素子の形成後に、該
溝６に沿って半導体ウェハを半導体素子毎に分割するも
のである。本実施例によれば、半導体素子の形成後に基
板をダイシングソーによりスクライブする必要がなく、
前記実施例と同様に薄膜のヒビ，割れ等をなくすことが
できる。
図（ｂ），（ｃ）は断面図であり、図は金属９とｐ型ポ
リシリコン（半導体）10,n型ポリシリコン（半導体）11
からなる集積回路パターン１を支持し、かつシリコンエ
ッチング液に対し対腐蝕性を持ち、ストッパーとして働
く絶縁物の薄膜２と、前記集積回路パターン１をシリコ
ンエッチング液から保護する絶縁物３と、前記薄膜を周
囲から支持しているシリコン基板５からなるダイアフラ
ム構造４を有する半導体素子８をウェハ上に多数製作し
た状態を示している。図において、本実施例はダイアフ
ラム構造４をエッチングにて形成する前に、PR工程によ
り各素子８間のシリコン基板５の一部12を露出させ、ダ
イアフラム構造４をエッチングすると同時に、露出した
シリコン基板５の一部12をエッチングして、各半導体素
子８の周辺に溝６を形成し、半導体素子の形成後に、該
溝６に沿って半導体ウェハを半導体素子毎に分割するも
のである。本実施例によれば、半導体素子の形成後に基
板をダイシングソーによりスクライブする必要がなく、
前記実施例と同様に薄膜のヒビ，割れ等をなくすことが
できる。
（実施例３） 第４図（ａ），（ｂ）は本発明の実施例３を示す図で
あり、本実施例はダイシングソーとエッチングを併用し
て分割用溝を形成するものである。すなわち本実施例で
は各半導体素子間の基板５の表面をダイシングソーで浅
くスクライブした部分のシリコン基板５を露出させ、ダ
イアフラム構造４をエッチングで形成すると同時に、露
出したシリコン基板５部分をエッチングして各半導体素
子の周辺に溝６を形成し、半導体素子形成後に溝６に沿
って素子を個々に分割するものである。薄膜13上の集積
回路パターンはサーモパイルである。本実施例によれ
ば、半導体素子の形成後にダイシングソーによるスクラ
イブが不要となり、前記実施例と同様な効果が得られ
る。
あり、本実施例はダイシングソーとエッチングを併用し
て分割用溝を形成するものである。すなわち本実施例で
は各半導体素子間の基板５の表面をダイシングソーで浅
くスクライブした部分のシリコン基板５を露出させ、ダ
イアフラム構造４をエッチングで形成すると同時に、露
出したシリコン基板５部分をエッチングして各半導体素
子の周辺に溝６を形成し、半導体素子形成後に溝６に沿
って素子を個々に分割するものである。薄膜13上の集積
回路パターンはサーモパイルである。本実施例によれ
ば、半導体素子の形成後にダイシングソーによるスクラ
イブが不要となり、前記実施例と同様な効果が得られ
る。
（実施例４） 第５図（ａ），（ｂ）は本発明の実施例４を示す図で
あり、本実施例はエッチングのみで分割用溝を形成する
ものである。すなわち、本実施例ではダイアフラム構造
４をエッチングにて形成する前に、PR工程により各素子
間のシリコン基板５部分をエッチングして、各半導体素
子の周辺に素子分割用溝６を形成し、半導体素子形成後
に溝６に沿って素子を個々に分割するものである。薄膜
13上の集積回路パターン１はボロメータであり、電気抵
抗値の温度係数が大きい導電体15からなっている。本実
施例によれば、半導体素子形成後にダイシングソーによ
るスクライブが不要となり、前記実施例と同様な効果が
得られる。
あり、本実施例はエッチングのみで分割用溝を形成する
ものである。すなわち、本実施例ではダイアフラム構造
４をエッチングにて形成する前に、PR工程により各素子
間のシリコン基板５部分をエッチングして、各半導体素
子の周辺に素子分割用溝６を形成し、半導体素子形成後
に溝６に沿って素子を個々に分割するものである。薄膜
13上の集積回路パターン１はボロメータであり、電気抵
抗値の温度係数が大きい導電体15からなっている。本実
施例によれば、半導体素子形成後にダイシングソーによ
るスクライブが不要となり、前記実施例と同様な効果が
得られる。
以上説明したように本発明は、ダイアフラム構造を有
する半導体素子を多数製作した半導体ウェハを、半導体
素子毎に分割する方法において、ダイアフラム構造をエ
ッチングにて形成する前に、半導体素子間をダイシング
ソーで浅くスクライブし、スクライブした部分のシリコ
ン基板を露出させ、ダイアフラム構造をエッチングする
と同時に、露出したシリコン部分をエッチングして溝を
形成し、半導体素子形成後に沿って素子を個々に分割す
るため、半導体素子形成後にダイシングソーによるスク
ライブが不要となり、薄膜にヒビ，割れを生じさせるこ
となく、また半導体ウェハの粉を飛散させることなく、
半導体素子を分割することができる。
する半導体素子を多数製作した半導体ウェハを、半導体
素子毎に分割する方法において、ダイアフラム構造をエ
ッチングにて形成する前に、半導体素子間をダイシング
ソーで浅くスクライブし、スクライブした部分のシリコ
ン基板を露出させ、ダイアフラム構造をエッチングする
と同時に、露出したシリコン部分をエッチングして溝を
形成し、半導体素子形成後に沿って素子を個々に分割す
るため、半導体素子形成後にダイシングソーによるスク
ライブが不要となり、薄膜にヒビ，割れを生じさせるこ
となく、また半導体ウェハの粉を飛散させることなく、
半導体素子を分割することができる。
また、PR工程により各素子間のシリコン基板を露出さ
せ、ダイアフラム構造をエッチングすると同時に、露出
したシリコン部分をエッチングして溝を形成し、半導体
素子形成後に該溝に沿って素子を個々に分割するため、
素子形成後のダイシングソーによるスクライブが不要と
なり、薄膜にヒビ，割れを生じさせることなく、また半
導体ウェハの粉を飛散させることなく、半導体素子を分
割することができるという効果を有する。
せ、ダイアフラム構造をエッチングすると同時に、露出
したシリコン部分をエッチングして溝を形成し、半導体
素子形成後に該溝に沿って素子を個々に分割するため、
素子形成後のダイシングソーによるスクライブが不要と
なり、薄膜にヒビ，割れを生じさせることなく、また半
導体ウェハの粉を飛散させることなく、半導体素子を分
割することができるという効果を有する。
第１図（ａ）は本発明の実施例１を示す平面図、第１図
（ｂ）は第１図（ａ）のＡ−Ａ線断面図、第１図（ｃ）
は第１図（ｂ）のＢ部拡大断面図、第２図（ａ）は本発
明の実施例２を示す平面図、第２図（ｂ）は第２図
（ａ）のＡ−Ａ線断面図、第２図（ｃ）は第２図（ｂ）
のＢ部拡大断面図、第３図（ａ）は従来例を示す平面
図、第３図（ｂ）は第３図（ａ）のＡ−Ａ線断面図、第
４図（ａ）は本発明の実施例３を示す平面図、第４図
（ｂ）は第４図（ａ）のＡ−Ａ線断面図、第５図（ａ）
は本発明の実施例４を示す平面図、第５図（ｂ）は第５
図（ａ）のＡ−Ａ線断面図である。 １……集積回路パターン、2,3……絶縁膜 ４……ダイアフラム構造、５……シリコン基板 ６……半導体素子分割用溝、７……スリット状穴 ８……半導体素子、９……金属（接合部） 10……ｐ型ポリシリコン、11……ｎ型ポリシリコン 13……薄膜、15……導電体
（ｂ）は第１図（ａ）のＡ−Ａ線断面図、第１図（ｃ）
は第１図（ｂ）のＢ部拡大断面図、第２図（ａ）は本発
明の実施例２を示す平面図、第２図（ｂ）は第２図
（ａ）のＡ−Ａ線断面図、第２図（ｃ）は第２図（ｂ）
のＢ部拡大断面図、第３図（ａ）は従来例を示す平面
図、第３図（ｂ）は第３図（ａ）のＡ−Ａ線断面図、第
４図（ａ）は本発明の実施例３を示す平面図、第４図
（ｂ）は第４図（ａ）のＡ−Ａ線断面図、第５図（ａ）
は本発明の実施例４を示す平面図、第５図（ｂ）は第５
図（ａ）のＡ−Ａ線断面図である。 １……集積回路パターン、2,3……絶縁膜 ４……ダイアフラム構造、５……シリコン基板 ６……半導体素子分割用溝、７……スリット状穴 ８……半導体素子、９……金属（接合部） 10……ｐ型ポリシリコン、11……ｎ型ポリシリコン 13……薄膜、15……導電体
Claims (1)
- 【請求項１】金属，半導体，絶縁物或いは前記３種の組
み合わせからなる集積回路パターンを支持し、かつ、シ
リコンエッチング液に対し耐腐蝕性を持ちストッパーと
して働く絶縁物の薄膜と、前記集積回路パターンをシリ
コンエッチング液から保護する絶縁物と、前記薄膜を周
囲から支持しているシリコン基板とからなるダイアフラ
ム構造を有する半導体素子を多数製作した半導体ウェハ
を、半導体素子毎に分割する方法であって、 ダイアフラム構造をエッチングにて形成する前に、半導
体素子間を回路をパターニングした側からダイシングソ
ーでウェハの厚さに応じた深さでスクライブし、スクラ
イブした部分のシリコン基板を露出させ、 ダイアフラム構造をエッチングすると同時に、露出した
シリコン基板部分をエッチングして各半導体素子の周辺
に溝を形成し、半導体素子形成後に該溝に沿って半導体
ウェハを半導体素子毎に分割するものであることを特徴
とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1751390A JP2639153B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1751390A JP2639153B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222346A JPH03222346A (ja) | 1991-10-01 |
| JP2639153B2 true JP2639153B2 (ja) | 1997-08-06 |
Family
ID=11946051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1751390A Expired - Lifetime JP2639153B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639153B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739048A (en) * | 1994-05-23 | 1998-04-14 | International Business Machines Corporation | Method for forming rows of partially separated thin film elements |
| JP2000099678A (ja) * | 1998-09-18 | 2000-04-07 | Hitachi Ltd | Ｉｃカード及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814837A (ja) * | 1981-07-20 | 1983-01-27 | Nec Corp | Ｘ線露光マスクの製造方法 |
| JPS5898983A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Ltd | 半導体圧力変換器の製造方法 |
-
1990
- 1990-01-26 JP JP1751390A patent/JP2639153B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222346A (ja) | 1991-10-01 |
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Legal Events
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