JP2630863B2 - Manufacturing method of insulated gate semiconductor device - Google Patents
Manufacturing method of insulated gate semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は入力容量Ｃｉｓｓの低減
を工程を煩雑にすることなく実施できる絶縁ゲート型半
導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an insulated gate semiconductor device capable of reducing the input capacitance Ciss without complicating the process.
【０００２】[0002]
【従来の技術】パワーＭＯＳＦＥＴ、ＩＧＢＴ等の絶縁
ゲート型トランジスタは、電圧制御が可能なため制御回
路が簡単になるという利点をもつ。パワーＭＯＳＦＥＴ
を例にとり従来例を説明する。パワーＭＯＳＦＥＴは、
図１０に示すように、底部に高濃度Ｎ+型層（１）を有
するＮ-型シリコン基体（２）をドレインとして、その
表面上に所定の間隔でゲート電極（ポリＳｉゲート）
（３）が配置され、このゲート電極（３）の下にチャン
ネル部を作るように基体（２）表面にＰ型拡散領域
（４）とＮ+型ソース領域（５）を形成したもので、ゲ
ートへの電圧印加によってゲート下のＰ型拡散領域
（４）（チャンネル部）を通るドレイン電流ＩDSを制御
するようにＭＯＳＦＥＴを動作させるものである。2. Description of the Related Art An insulated gate transistor such as a power MOSFET or an IGBT has an advantage that a control circuit is simplified because voltage control is possible. Power MOSFET
A conventional example will be described with reference to FIG. Power MOSFET is
As shown in FIG. 10, an N − type silicon substrate (2) having a high concentration N + type layer (1) at the bottom is used as a drain, and a gate electrode (poly Si gate) is formed on the surface at a predetermined interval.
(3) is arranged, and a P-type diffusion region (4) and an N + -type source region (5) are formed on the surface of the base (2) so as to form a channel under the gate electrode (3). The MOSFET is operated so as to control the drain current I DS passing through the P-type diffusion region (4) (channel portion) under the gate by applying a voltage to the gate.
【０００３】パワーＭＯＳＦＥＴにおいては、ゲート電
極（３）とドレイン基体（２）との寄生容量が入力容量
Ｃｉｓｓとして働くため、高周波特性を損う欠点があ
る。そこで特開昭５６−１１６６６９号公報に記載され
ているように、ドレイン基体（２）と対向するゲート電
極（３）に貫通孔（６）を形成し、ゲート電極（３）の
面積を減少させることで入力容量Ｃｉｓｓを低減する技
術が公知である。In a power MOSFET, the parasitic capacitance between the gate electrode (3) and the drain substrate (2) acts as an input capacitance Ciss, and thus has a disadvantage of deteriorating high-frequency characteristics. Therefore, as described in JP-A-56-116669, a through hole (6) is formed in the gate electrode (3) facing the drain substrate (2) to reduce the area of the gate electrode (3). Thus, a technique for reducing the input capacitance Ciss is known.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、ゲート
電極（３）に貫通孔（６）を形成するためには、貫通孔
（６）を形成するためのマスクが１枚と、ソース領域
（５）形成用の不純物が貫通孔（６）を通して基体
（２）に拡散されないための選択マスク手段がもう１枚
必要となる。そのため工程が複雑になる欠点があった。However, in order to form the through hole (6) in the gate electrode (3), one mask for forming the through hole (6) and the source region (5) are required. Another selection mask means is required to prevent impurities for formation from diffusing into the base body (2) through the through holes (6). Therefore, there was a disadvantage that the process became complicated.
【０００５】また、ソース領域（５）下の寄生抵抗
（７）による電位降下によって、ソース領域（５）をエ
ミッタ、Ｐ型拡散領域（４）をベース、基体（２）をコ
レクタとする寄生トランジスタがＯＮしやすく、そのた
めパワーＭＯＳＦＥＴでは素子がアバランシェ降伏、Ｉ
ＧＢＴでは素子がラッチアップに至る欠点があった。A parasitic transistor having a source region (5) as an emitter, a P-type diffusion region (4) as a base and a base (2) as a collector due to a potential drop caused by a parasitic resistance (7) below the source region (5). Are easily turned on, so that in the power MOSFET, the device has an avalanche breakdown,
The GBT has a drawback that the element leads to latch-up.
【０００６】[0006]
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、基体（１１）上にゲート電極
（１４）を形成する工程と、ゲート電極（１４）の一部
とＰ型拡散領域（１２）の一部に開口部を有する選択マ
スク（１６）を形成する工程と、選択マスク（１６）を
通して酸素をイオン注入する工程と、熱処理を加えて酸
素注入した領域をフィールド酸化膜（１７）（１８）を
形成する工程と、フィールド酸化膜（１７）（１８）を
マスクとしてソース領域（１９）を形成する工程と、Ｐ
型拡散領域（１２）表面のフィールド酸化膜（１８）を
除去してソース電極（２２）を形成する工程とを具備す
ることにより、マスク数増大なしでゲート電極（１４）
に貫通孔を形成した構造に等しい構造を得るものであ
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks, and comprises a step of forming a gate electrode (14) on a substrate (11) and a part of the gate electrode (14). Forming a selection mask (16) having an opening in a part of the P-type diffusion region (12); ion-implanting oxygen through the selection mask (16); A step of forming oxide films (17) and (18); a step of forming source regions (19) using field oxide films (17) and (18) as a mask;
Removing the field oxide film (18) on the surface of the mold diffusion region (12) to form the source electrode (22), thereby increasing the number of masks without increasing the number of masks.
To obtain a structure equivalent to a structure in which a through hole is formed.
【０００７】[0007]
【作用】本発明によれば、ドレイン基体（１１）と対向
するゲート電極（１４）が絶縁体であるフィールド酸化
膜（１７）に変換されるので、実質的なゲート電極（１
４）の面積を縮小できる。また、ソース電極（２２）が
掘り下げ部（２１）の表面にコンタクトするので、ソー
ス領域（１９）下の寄生抵抗（７）の抵抗値を低減でき
る。According to the present invention, the gate electrode (14) opposed to the drain substrate (11) is converted into the field oxide film (17) which is an insulator, so that the gate electrode (1) is substantially removed.
The area of 4) can be reduced. Further, since the source electrode (22) contacts the surface of the dug portion (21), the resistance value of the parasitic resistance (7) below the source region (19) can be reduced.
【０００８】さらに、フィールド酸化膜（１７）（１
８）を利用することによりソース領域（１９）をセルフ
アラインで形成できる。Furthermore, the field oxide film (17) (1)
By utilizing 8), the source region (19) can be formed in a self-aligned manner.
【０００９】[0009]
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。先ず共通ドレインとなるＮ型基体
（１１）の表面にＰ型拡散領域（１２）の深い部分を選
択拡散で形成し、基体（１１）表面を熱酸化して膜厚１
０００Å程のゲート酸化膜（１３）を形成する。そして
ゲート酸化膜（１３）上にノンドープのポリシリコン層
をＣＶＤ法によって堆積し、パターニングしてゲート電
極（１４）を形成する（図１）。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below in detail with reference to the drawings. First, a deep portion of a P-type diffusion region (12) is formed by selective diffusion on the surface of an N-type substrate (11) serving as a common drain, and the surface of the substrate (11) is thermally oxidized to a thickness of 1 nm.
A gate oxide film (13) of about 000 ° is formed. Then, a non-doped polysilicon layer is deposited on the gate oxide film (13) by a CVD method and patterned to form a gate electrode (14) (FIG. 1).
【００１０】次いでパターニングしたゲート電極（１
４）をマスクとして、Ｐ型拡散領域（１２）のチャンネ
ル部（１５）を形成するボロン（Ｂ）を表面からイオン
注入する（図２）。次いでホトレジストを全面に塗布
し、露光・現像して選択マスク（１６）を形成する。選
択マスク（１６）は図示するようにゲート電極（１４）
の一部とＰ型拡散領域（１２）の一部を覆う（図３）。Next, the patterned gate electrode (1
Using 4) as a mask, boron (B) for forming the channel portion (15) of the P-type diffusion region (12) is ion-implanted from the surface (FIG. 2). Next, a photoresist is applied to the entire surface, and is exposed and developed to form a selection mask (16). The selection mask (16) is provided with a gate electrode (14) as shown.
And a part of the P-type diffusion region (12) (FIG. 3).
【００１１】次いで、選択マスク（１６）を通してドレ
イン基体（１１）に対向する部分のゲート電極（１４）
と、Ｐ型拡散領域（１２）のシリコン表面に酸素
（Ｏ2）をイオン注入する（図４）。次いで選択マスク
（１６）を除去した後、基体（１１）全体を非酸化性雰
囲気内（Ｎ2）で加熱し、イオン注入した不純物（ボロ
ン）を熱拡散してチャンネル部（１５）を形成する。と
同時に、選択マスク（１６）で覆われなかったゲート電
極（１４）の一部とＰ型拡散領域（１２）の表面を、イ
オン注入した酸素によって選択的に酸化する（図５）。
この工程でチャンネル部（１５）は横方向拡散によりゲ
ート電極（１４）の下にまで拡散される。酸素をイオン
注入した部分のゲート電極（１４）のポリシリコンは酸
化されてシリコン酸化膜（ＳｉＯ2）となり、下のゲー
ト酸化膜（１３）と一体化してフィールド酸化膜（１
７）を形成する。酸素をイオン注入した部分のＰ型拡散
領域（１２）の表面も基体（１１）表面から約０．５μ
程の深さまで選択酸化されてフィールド酸化膜（１８）
を形成する。Next, a portion of the gate electrode (14) facing the drain substrate (11) through the selection mask (16).
Then, oxygen (O 2 ) is ion-implanted into the silicon surface of the P-type diffusion region (12) (FIG. 4). Next, after removing the selection mask (16), the whole substrate (11) is heated in a non-oxidizing atmosphere (N 2 ), and the ion-implanted impurity (boron) is thermally diffused to form a channel portion (15). . At the same time, the part of the gate electrode (14) not covered with the selection mask (16) and the surface of the P-type diffusion region (12) are selectively oxidized by ion-implanted oxygen (FIG. 5).
In this step, the channel portion (15) is diffused below the gate electrode (14) by lateral diffusion. The polysilicon of the gate electrode (14) where oxygen has been ion-implanted is oxidized into a silicon oxide film (SiO 2 ), which is integrated with the underlying gate oxide film (13) to form a field oxide film (1).
7) is formed. The surface of the P-type diffusion region (12) where oxygen was ion-implanted is also about 0.5 μm from the surface of the substrate (11).
Selectively oxidized to about the depth to form a field oxide film (18)
To form
【００１２】次いで、フィールド酸化膜（１７）（１
８）とゲート電極（１４）をマスクとしてリン（Ｐ）を
イオン注入することによりＮ+型ソース領域（１９）を
形成する（図６）。ドレイン基体（１１）と対向する部
分のフィールド酸化膜（１７）は、ゲートポリシリコン
を酸化したものであるから少なくともゲート電極（１
４）と同じ膜厚を有し、膜質もポリシリコンより密とな
る。そのため、リン（Ｐ）が基体（１１）表面に達しな
いためのマスクとして利用できる。Ｐ型拡散領域（１
２）上のフィールド酸化膜（１８）もゲート酸化膜（１
３）よりは厚い膜厚を有するので、選択マスクとして利
用できる。Next, the field oxide film (17) (1)
8) and ion implantation of phosphorus (P) using the gate electrode (14) as a mask to form an N + type source region (19) (FIG. 6). Since the field oxide film (17) in the portion facing the drain substrate (11) is obtained by oxidizing the gate polysilicon, at least the gate electrode (1) is formed.
It has the same film thickness as in 4), and the film quality is denser than polysilicon. Therefore, it can be used as a mask for preventing phosphorus (P) from reaching the surface of the base (11). P-type diffusion region (1
2) The upper field oxide film (18) is also a gate oxide film (1).
Since it has a larger film thickness than 3), it can be used as a selection mask.
【００１３】次いで、ゲート電極（１４）を覆うように
ＣＶＤ酸化膜（２０）を形成し、通常のホトエッチング
技術によってソース電極用コンタクトホールを形成す
る。その際ＣＶＤ酸化膜（２０）とフィールド酸化膜
（１８）の両方を除去し、Ｐ型拡散領域（１２）の表面
に選択酸化された分の深さの掘り下げ部（２１）を形成
する（図７）。フィールド酸化膜（１８）をマスクとし
てソース領域（１９）を形成しているので、フィールド
酸化膜（１８）を除去することにより掘り下げ部（２
１）の側壁にソース領域（１９）を露出できる。Next, a CVD oxide film (20) is formed so as to cover the gate electrode (14), and a contact hole for a source electrode is formed by a usual photoetching technique. At this time, both the CVD oxide film (20) and the field oxide film (18) are removed, and a dug portion (21) is formed on the surface of the P-type diffusion region (12) to a depth corresponding to the depth of the selective oxidation (FIG. 7). Since the source region (19) is formed using the field oxide film (18) as a mask, the recessed portion (2) is formed by removing the field oxide film (18).
The source region (19) can be exposed on the side wall of (1).
【００１４】次いで、Ａｌ又はＡｌ−Ｓｉをスパッタ堆
積し、これをパターニングしてソース電極（２２）を形
成することにより、図８の構造を得る。尚、図８に離面
にＮ +型層（２３）を有するパワーＭＯＳＦＥＴを、図
９に離面にＰ型層（２４）を有するＩＧＢＴを夫々示し
た。上記したプロセスによって得られる構造は、ドレイ
ン基体（１１）上のゲートポリシリコンを絶縁体である
フィールド酸化膜（１７）に変換したので、ゲート電極
（１４）とドレイン基体（１１）との対向面積を減少で
き、ゲート容量に伴う入力容量Ｃｉｓｓを低減できる。Next, Al or Al-Si is deposited by sputtering.
And pattern it to form a source electrode (22).
Thus, the structure shown in FIG. 8 is obtained. In addition, FIG.
N +Power MOSFET having a mold layer (23)
9 shows IGBTs each having a P-type layer (24) on the remote surface.
Was. The structure obtained by the process described above
The gate polysilicon on the substrate (11) is an insulator.
The gate electrode was converted to a field oxide film (17).
The facing area between (14) and the drain substrate (11) can be reduced.
Therefore, the input capacitance Ciss associated with the gate capacitance can be reduced.
【００１５】また、掘り下げ部（２１）にソース電極
（２２）がコンタクトすることにより、ソース領域（１
９）下の寄生抵抗（７）の抵抗値を低減できる。そのた
め、寄生トランジスタのＯＮ動作を抑制できる。さら
に、掘り下げ部（２１）側壁に露出するソース領域（１
９）にもソース電極（２２）が接触することでコンタク
ト面積を増大できるので、コンタクトホールの大きさを
小さくできその分高集積化を図れる。Further, the source region (1) is brought into contact with the dug portion (21) by the source electrode (22).
9) The resistance value of the lower parasitic resistance (7) can be reduced. Therefore, the ON operation of the parasitic transistor can be suppressed. Furthermore, the source region (1) exposed on the side wall of the dug portion (21)
Also in 9), the contact area can be increased by contacting the source electrode (22), so that the size of the contact hole can be reduced and higher integration can be achieved.
【００１６】そして、本願の製造方法によれば、図４の
工程で酸素のイオン注入に使用する選択マスク（１６）
を形成するためのホトマスクが１枚増加するものの、ソ
ース領域（１９）をセルフアラインで形成できるので、
ソース領域（１９）形成用のホトマスクを１枚省くこと
ができる。従って、本願は従来のマスク数と同じマスク
数で実施することができ、コストアップや工程の煩雑化
を避けることができる。According to the manufacturing method of the present invention, the selection mask (16) used for ion implantation of oxygen in the step of FIG.
Although the number of photomasks for forming the mask increases by one, the source region (19) can be formed by self-alignment.
One photomask for forming the source region (19) can be omitted. Therefore, the present application can be performed with the same number of masks as the conventional number of masks, and cost increase and complicated processes can be avoided.
【００１７】[0017]
【発明の効果】以上に説明した通り、本発明によれば基
体（１１）上のポリシリコン層を酸化することによって
ゲートとドレイン間の寄生容量を低減できるので、入力
容量Ｃｉｓｓを低減でき高周波特性を改善できる利点を
有する。また、Ｐ型拡散領域（１２）の表面も選択酸化
することにより掘り下げ部（２１）を形成したので、ソ
ース領域（１９）下の寄生抵抗（７）の抵抗値を小さく
でき、パワーＭＯＳＦＥＴにおいては素子のアバランシ
ェ耐量を増大でき、ＩＧＢＴにおいては素子のラッチア
ップ耐量を増大できる。As described above, according to the present invention, the parasitic capacitance between the gate and the drain can be reduced by oxidizing the polysilicon layer on the base (11), so that the input capacitance Ciss can be reduced and the high-frequency characteristics can be reduced. Has the advantage that it can be improved. Also, since the surface of the P-type diffusion region (12) is selectively oxidized to form the digging portion (21), the resistance value of the parasitic resistance (7) below the source region (19) can be reduced, and in a power MOSFET, The avalanche resistance of the element can be increased, and the latch-up resistance of the element can be increased in the IGBT.
【００１８】さらに、掘り下げ部（２１）によってソー
ス電極（２２）とソース領域（１９）とのコンタクト面
積を増大できるので、コンタクトホールを縮小し高集積
化できる利点を有する。そしてさらに、マスク数の増加
なしで上記構造を得ることができ、ソース領域（１９）
をセルフアラインで形成できるので、工程を簡素化でき
る利点をも有する。Further, since the contact area between the source electrode (22) and the source region (19) can be increased by the dug portion (21), there is an advantage that the contact hole can be reduced and the degree of integration can be increased. Further, the above structure can be obtained without increasing the number of masks, and the source region (19)
Can be formed in a self-aligned manner, which has an advantage that the process can be simplified.
【図１】本発明の製造方法を説明するための第１の断面
図である。FIG. 1 is a first cross-sectional view for explaining a manufacturing method of the present invention.
【図２】本発明の製造方法を説明するための第２の断面
図である。FIG. 2 is a second cross-sectional view for explaining the manufacturing method of the present invention.
【図３】本発明の製造方法を説明するための第３の断面
図である。FIG. 3 is a third cross-sectional view for explaining the manufacturing method of the present invention.
【図４】本発明の製造方法を説明するための第４の断面
図である。FIG. 4 is a fourth cross-sectional view for explaining the manufacturing method of the present invention.
【図５】本発明の製造方法を説明するための第５の断面
図である。FIG. 5 is a fifth sectional view for explaining the manufacturing method of the present invention.
【図６】本発明の製造方法を説明するための第６の断面
図である。FIG. 6 is a sixth sectional view for explaining the manufacturing method of the present invention.
【図７】本発明の製造方法を説明するための第７の断面
図である。FIG. 7 is a seventh cross-sectional view for explaining the manufacturing method of the present invention.
【図８】本発明の製造方法を説明するための第８の断面
図である。FIG. 8 is an eighth sectional view for explaining the manufacturing method of the present invention.
【図９】本発明の第２の実施例を示すための断面図であ
る。FIG. 9 is a sectional view showing a second embodiment of the present invention.
【図１０】従来例を説明するための断面図である。FIG. 10 is a sectional view for explaining a conventional example.
Claims (3)
の拡散領域を形成する工程、 前記基体の表面にゲート絶縁膜を形成しその上にポリシ
リコン層を形成する工程、 前記ポリシリコン層をエッチングしてゲート電極を形成
する工程、 前記ポリシリコン層をマスクとして、複数の逆導電型の
チャンネル領域を形成する工程、 前記ゲート電極の一部と前記拡散領域のソース領域形成
部分を被覆する選択マスクを形成する工程、 前記選択マスクをマスクに前記ゲート電極の一部と前記
逆導電型拡散領域の表面に酸素をイオン注入する工程、前記選択マスクを除去し、前記基板を熱処理して、前 記
チャンネル領域とチャンネル領域との間の前記半導体基
体の上に位置する前記ゲート電極のポリシリコン層を部
分的にフィールド酸化膜に変換し、且つ前記拡散領域表
面にもフィールド酸化膜を形成する工程、 前記拡散領域表面のフィールド酸化膜をマスクの一部と
して、逆導電型の不純物を導入することにより前記拡散
領域の表面にソース領域を形成する工程、 前記拡散領域表面のフィールド酸化膜を除去して前記ソ
ース領域の側面を露出する掘り下げ部を形成する工程、 前記ソース領域と拡散領域の両方にコンタクトするソー
ス電極を形成する工程とを具備し、且つ前記掘り下げ部
を少なくとも前記ソース領域の拡散深さ以上の深さにす
ることを特徴とする絶縁ゲート型半導体装置の製造方
法。A step of forming a reverse conductivity type diffusion region on a surface of a semiconductor substrate of one conductivity type; a step of forming a gate insulating film on a surface of the substrate and forming a polysilicon layer thereon; Forming a gate electrode by etching a layer; forming a plurality of opposite conductivity type channel regions using the polysilicon layer as a mask; covering a part of the gate electrode and a source region forming portion of the diffusion region. forming a selective mask, the step of surface oxygen ion implantation into the portion between the opposite conductivity type diffusion region of the gate electrode of the selection mask in the mask, removing the selection mask, and annealing the substrate , into a polysilicon layer partially field oxide film of the gate electrode located on the semiconductor substrate between the front SL channel region and the channel region,且Forming a field oxide film in said diffusion region surface, formed as part of the field oxide film of the mask of the diffusion region surface, a source region in a surface of the diffusion region by introducing opposite conductivity type impurity Removing the field oxide film on the surface of the diffusion region to form a dug portion exposing the side surface of the source region; and forming a source electrode contacting both the source region and the diffusion region. A method of manufacturing the insulated gate semiconductor device, wherein the recessed portion has a depth at least equal to the diffusion depth of the source region.
具備することを特徴とする請求項１記載の絶縁ゲート型
半導体装置の製造方法。2. The method of manufacturing an insulated gate semiconductor device according to claim 1, further comprising a high-concentration layer of one conductivity type on a back surface of said base.
具備することを特徴とする請求項１記載の絶縁ゲート型
半導体装置の製造方法。3. The method of manufacturing an insulated gate semiconductor device according to claim 1, further comprising a reverse conductivity type high concentration layer on the back surface of said base.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094280A JP2630863B2 (en) | 1991-04-24 | 1991-04-24 | Manufacturing method of insulated gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094280A JP2630863B2 (en) | 1991-04-24 | 1991-04-24 | Manufacturing method of insulated gate semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04324642A JPH04324642A (en) | 1992-11-13 |
| JP2630863B2 true JP2630863B2 (en) | 1997-07-16 |
Family
ID=14105848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094280A Expired - Lifetime JP2630863B2 (en) | 1991-04-24 | 1991-04-24 | Manufacturing method of insulated gate semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630863B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180864A (en) * | 1985-02-04 | 1986-08-13 | 三洋電機株式会社 | Absorption refrigerator |
| JPS6218769A (en) * | 1985-07-17 | 1987-01-27 | Tdk Corp | Vertical type semiconductor device and manufacture thereof |
| JPS63291473A (en) * | 1987-05-22 | 1988-11-29 | Nec Corp | Manufacture of vertical field-effect transistor |
| JPH01138749A (en) * | 1987-11-25 | 1989-05-31 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1991
- 1991-04-24 JP JP3094280A patent/JP2630863B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH04324642A (en) | 1992-11-13 |
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