JP4167796B2 - 液晶装置およびその製造方法ならびに電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶装置およびその製造方法ならびに電子機器に関し、特に液晶装置に用いられるMOS型の蓄積容量の構成に関するものである。
【0002】
【従来の技術】
例えば、薄膜トランジスタ(Thin Film Transistor, 以下、TFTと略記することもある)をスイッチング素子として用いたアクティブマトリクス駆動方式の液晶表示装置においては、縦横に多数の走査線およびデータ線が格子状に配置され、これらの各交点に対応して多数のTFTがTFTアレイ基板上に設けられている。各TFTは、走査線にゲート電極が接続され、データ線に半導体層のソース領域が接続され、画素電極に半導体層のドレイン領域が接続されている。そして、走査線を介してTFTのゲート電極に走査信号が供給されると、当該TFTのソース領域−ドレイン領域間のチャネル領域が反転してTFTはオン状態とされ、データ線を介して半導体層のソース領域に供給される画像信号がチャネル領域を介して画素電極に供給される。
【0003】
ところが、このような画像信号の供給は、各TFTを介して画素電極毎に極めて短時間しか行われない。そのため、ごく短時間だけオン状態とされたTFTを介して供給される画像信号の電圧をこのオン状態とされた時間よりもはるかに長時間にわたって保持するために、各画素電極には液晶容量と並列に蓄積容量が形成されるのが一般的である。
【0004】
蓄積容量を形成するには、任意の1画素の画素電極と当該画素の前段の走査線を一部重ねて配置して容量を形成する方法と、専用の容量線を例えばTFTの半導体層に重ねて設けて容量とする方法とがある。前者は開口率が稼げるが、走査線につながる寄生容量が増加し、配線遅延が大きくなるという欠点がある。一方、後者は開口率は劣るが、走査線に影響を与えないため、表示の均一性が確保しやすいという利点がある。
【0005】
後者の場合、すなわち容量線と半導体層とで容量を形成する場合には、通常、容量線に重なった半導体層の部分に不純物を導入して縮退させ、充分に低抵抗とし、半導体ではなく導体として用いるのがごく普通の容量の構成である。これに対して、容量線に重なった部分の半導体層への不純物導入を行わず、この半導体層の部分をそのまま半導体として用い、いわゆるMOS構造の容量とする構成も提案されている。
【0006】
図11はMOS型容量を蓄積容量とした画素の一構成例を示すものであり、文献("A 10.4-in. XGA Low-Temperature Poly-Si TFT-LCD for Mobile PC Applications", Y.Aoki et al., p.176-179, SID'99 DIGEST, 1998)に発表されたものである。
【0007】
この図に示す画素において、TFT100は1つの半導体層102上に2つのゲート電極101が設けられたデュアルゲート型nチャネルTFTであり、当該半導体層102を利用してnチャネルのMOS型蓄積容量103が設けられている。このように、蓄積容量としてMOS型容量を採用した場合、容量線に重なる部分の半導体層に不純物を導入するためのイオン注入工程が不要となるため、製造プロセスにおける工程数が削減できるという利点が得られる。
【0008】
【発明が解決しようとする課題】
しかしながら、MOS型の蓄積容量を用いた液晶装置においては以下のような問題点があった。
半導体層に充分に不純物を導入し、導体とした通常の蓄積容量の場合、横軸に印加電圧(例えば半導体層側を基準電位としたときの容量線側の電位)、縦軸に容量をとった時の容量(C−V)特性は直線性を示し、印加電圧が正であっても、負であっても容量が形成される。したがって、例えば画像信号が図9(a)のようなパルス波形Pを示すとすると、半導体層側の電位はこのパルス波形に従って振れることで容量線側の電位レベルVcはパルスの振幅の中心に設定できることになる。
【0009】
これに対して、MOS型の蓄積容量では、MOSトランジスタがオン状態となったところで容量が形成される。すなわち、nチャネルのMOS型蓄積容量の場合、図10(a)に示すようなC−V特性を示し、印加電圧が例えば1〜2V程度のしきい値Vth1を越えたところで容量が形成される。このようにMOS型の蓄積容量では、印加電圧が正、負いずれかの一方でしか容量が形成されない。そのため、図9(a)のように容量線側の電位レベルをパルスの振幅の中心に設定することはできず、図9(b)に示すように、パルスの振幅にある程度のマージン(例えばスイッチング用TFTのしきい値をVth2とすると、Vth2×2+α)を見込んだ値に容量線側の電位レベルVc’を設定しなければならない。
【0010】
このような違いにより、半導体層と容量線との間に介在する誘電体膜(TFTのゲート絶縁膜がこの膜にあたる)に実効的に印加される電圧は、通常の蓄積容量の場合が上記画像信号のパルスの振幅の半分程度であるのに対し、MOS型蓄積容量の場合は画像信号のパルスの振幅を越える値になり、通常の蓄積容量の場合に比べてかなり大きくなる。その結果、誘電体膜の欠陥等に起因して絶縁不良が起こり、製品の歩留まりが低下したり、誘電体膜の経時劣化により信頼性が低下するなどの不具合が生じる恐れがあった。
【0011】
本発明は、上記の課題を解決するためになされたものであって、誘電体膜への印加電圧を実効的に下げることにより歩留まりおよび信頼性の向上を図ることができるMOS型蓄積容量を有する液晶装置とその製造方法、ならびにこれを用いた電子機器を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記の目的を達成するために、本発明の液晶装置は、互いに対向する一対の基板間に液晶が挟持され、前記一対の基板のうちの一方の基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数のMOS型蓄積容量とを有する液晶装置であって、前記MOS型蓄積容量をなすMOSトランジスタがデプレッション型のMOSトランジスタであることを特徴とするものである。
【0013】
従来のMOS型蓄積容量の場合、図10(a)に示したように、印加電圧が正、負いずれかの一方でしか容量が形成されず、印加電圧が所定のしきい値を越えたところで容量が形成されるため、蓄積容量を構成するMOSトランジスタのゲート電極に相当する一方の導体層の電位を、画像信号のパルスの振幅を越える値に設定しなければならなかった。これに対して、本発明のように、蓄積容量をなすMOSトランジスタをデプレッション型とすれば、トランジスタのしきい値電圧がデプレッション型に変換する前の本来のMOSトランジスタのしきい値電圧よりも低下するため、それに応じてC−V特性も図10(a)に示した状態から図10(b)に示した状態に変化する(つまり、nチャネル型の場合、C−V曲線が右から左に平行移動してしきい値電圧がVth1からVth1’に変化する)。言い換えると、蓄積容量を構成するMOSトランジスタのゲート電極に相当する一方の導体層の電位を従来ほど高くしなくても、同じだけの容量が形成できることになる。
【0014】
その結果、半導体層と容量線との間に介在する誘電体膜に実効的に印加される電圧を従来のMOS型蓄積容量の場合に比べて下げることができるため、誘電体膜の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、誘電体膜への実効印加電圧が下がることで誘電体膜の経時劣化が低減するため、信頼性を向上させることができる。
【0015】
より具体的な手段としては、前記MOS型蓄積容量をなすMOSトランジスタの少なくともチャネル領域に当該MOSトランジスタのしきい値電圧を低下させる不純物を導入することにより前記デプレッション型MOSトランジスタを形成することができる。例えばnチャネル型のMOS型蓄積容量を用いる場合、MOSトランジスタをデプレッション化するためにはチャネル領域にリン等のV族不純物を導入すればよい。逆にpチャネル型であればボロン等のIII族不純物を導入すればよい。
【0016】
ただ単にデプレッション型のMOSトランジスタと言っても、デプレッション化の程度には様々ある。本発明においては、デプレッション型に変換する前の本来のMOSトランジスタのしきい値電圧からわずかでもデプレッション化していればそれなりの効果はあるが、デプレッション型に変換する前の本来のMOSトランジスタのしきい値電圧の極性から逆極性のしきい値電圧となる程度にまでデプレッション化することがより好ましい。
【0017】
その構成とした場合、デプレッション型のMOSトランジスタのゲート電極に相当する導体層に印加する電圧を、当該液晶装置における画像信号のパルスの振幅の範囲内に設定することができる。つまり、この場合の容量は、MOS構造ではない従来一般の蓄積容量の場合とほぼ同様の挙動を示すため、MOSトランジスタのゲート電極に相当する一方の導体層の電位をパルスの振幅の中心に設定することが可能になり、誘電体膜への実効印加電圧をより充分に下げることができる。
【0018】
前記デプレッション型のMOSトランジスタの具体的な構成としては、スイッチング素子であるTFTを構成する半導体層と一体とされ、当該MOSトランジスタのチャネル領域を有する半導体層と、この半導体層と少なくとも一部が重なるように形成され、当該MOSトランジスタのゲート電極となる容量線と、前記半導体層と前記容量線との間に介在する誘電体膜とから構成することができる。この構成によれば、MOS型蓄積容量をTFTの形成と同時に形成することができ、合理的な製造プロセスとなる。
【0019】
本発明の液晶装置の製造方法は、互いに対向する一対の基板間に液晶が挟持され、前記一対の基板のうちの一方の基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数のMOS型蓄積容量とを有する液晶装置の製造方法であって、前記MOS型蓄積容量をなすMOSトランジスタを構成する半導体層の少なくともチャネル領域に当該MOSトランジスタのしきい値電圧を低下させるための不純物イオンを注入するイオン注入工程を有し、この工程により前記MOS型蓄積容量をなすMOSトランジスタをデプレッション化することを特徴とするものである。
本発明の液晶装置の製造方法によれば、上記本発明の液晶装置を容易に実現することができる。
【0020】
半導体層への不純物イオンの注入は、半導体層を覆う誘電体膜の形成前に行ってもよいし、誘電体膜の形成後に誘電体膜を介して行ってもよい。
【0021】
本発明の電子機器は、上記本発明の液晶装置を備えたことを特徴とするものである。
これによれば、信頼性の高い液晶表示部を有する電子機器を実現することができる。
【0022】
【発明の実施の形態】
以下、本発明の一実施の形態を図1〜図5を参照して説明する。
図1は、本実施の形態の液晶装置の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図2はデータ線、走査線、画素電極等が形成されたTFTアレイ基板における隣接する複数の画素群の平面図である。図3は、右側が蓄積容量部を示す図2のA−A’線に沿う断面図、左側がTFT部を示す図2のB−B’線に沿う断面図である。図4は、TFTアレイ基板の製造プロセスを説明するための工程断面図である。図5は、液晶装置の全体構成を示す平面図である。
なお、特に図3においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【0023】
[液晶装置要部の構成]
図1に示すように、本実施の形態の液晶装置において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極1と当該画素電極1を制御するためのTFT2がマトリクス状に複数形成されており、画像信号を供給するデータ線3が当該TFT2のソース領域に電気的に接続されている。データ線3に書き込む画像信号S1、S2、…、Snは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線3同士に対して、グループ毎に供給するようにしても良い。また、TFT2のゲート電極に走査線4が電気的に接続されており、所定のタイミングで走査線4に対してパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極1は、TFT2のドレイン領域に電気的に接続されており、スイッチング素子であるTFT2を一定期間だけそのスイッチを閉じることにより、データ線3から供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。
【0024】
画素電極1を介して液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、対向基板(後述する)に形成された対向電極(後述する)との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極1と対向電極との間に形成される液晶容量と並列に蓄積容量部5を付加する。本実施の形態ではこの蓄積容量部5がMOS構造の蓄積容量となっている。符号6は、蓄積容量をなすMOSトランジスタのゲート線に相当する容量線である。この蓄積容量により、画素電極1の電圧はソース電圧が印加された時間よりも3桁も長い時間だけ保持される。これにより保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。
【0025】
図2に示すように、液晶装置の一方の基板をなすTFTアレイ基板7上には、インジウム錫酸化物(Indium Tin Oxide, 以下、ITOと略記する)等の透明導電膜からなる複数の画素電極1(輪郭を破線で示す)がマトリクス状に配置されており、画素電極1の紙面縦方向に延びる辺に沿ってデータ線3(輪郭を2点鎖線で示す)が設けられ、紙面横方向に延びる辺に沿って走査線4および容量線6(ともに輪郭を実線で示す)が設けられている。本実施の形態において、ポリシリコン膜からなる半導体層8(輪郭を1点鎖線で示す)は、データ線3と走査線4の交差点の近傍でU字状に形成され、そのU字状部8aの一端が隣接するデータ線3の方向(紙面右方向)および当該データ線3に沿う方向(紙面上方向)に長く延びている。半導体層8のU字状部8aの両端にはコンタクトホール9,10が形成されており、一方のコンタクトホール9はデータ線3と半導体層8のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール10はドレイン電極11(輪郭を2点鎖線で示す)と半導体層8のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。ドレイン電極11上のドレインコンタクトホール10が設けられた側と反対側の端部には、ドレイン電極11と画素電極1とを電気的に接続するための画素コンタクトホール12が形成されている。
【0026】
本実施の形態におけるTFT2は、nチャネル型TFTであって、半導体層8のU字状部8aが走査線4と交差しており、半導体層8と走査線4が2回交差していることになるため、1つの半導体層上に2つのゲートを有するTFT、いわゆるデュアルゲート型TFTを構成している。また、容量線6は走査線4に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部6aがデータ線3に沿って紙面縦方向に延びている。そこで、ともにデータ線3に沿って長く延びる半導体層8と容量線6とによって蓄積容量部5が形成されている。
【0027】
本実施の形態においては、蓄積容量部5がnチャネル型のMOS構造を有しており、容量線6と平面的に重なる蓄積容量部5の半導体層8(チャネル領域)中にしきい値電圧調整用の不純物イオンであるリンがドープされたことにより、本来のしきい値電圧が2V程度のものを−5V程度にまで変化させたデプレッション型MOSトランジスタが形成されている。
【0028】
本実施の形態の液晶装置は、図3に示すように、一対の透明基板13,14を有しており、その一方の基板をなすTFTアレイ基板7と、これに対向配置される他方の基板をなす対向基板15とを備え、これら基板7,15間に液晶16が挟持されている。透明基板13,14は、例えばガラス基板や石英基板からなるものである。
【0029】
図3の左側に示すTFT部においては、TFTアレイ基板7上に下地絶縁膜17が設けられ、下地絶縁膜17上には例えば膜厚50nm程度のポリシリコン膜からなる半導体層8が設けられ、この半導体層8を覆うように膜厚50〜150nm程度のゲート絶縁膜をなす絶縁薄膜18が全面に形成されている。下地絶縁膜17上には各画素電極1をスイッチング制御するTFT2が設けられ、TFT2は、タンタル等の金属からなる走査線4、当該走査線4からの電界によりチャネルが形成される半導体層8のチャネル領域19、走査線4と半導体層8とを絶縁するゲート絶縁膜をなす絶縁薄膜18、アルミニウム等の金属からなるデータ線3、半導体層8のソース領域20およびドレイン領域21を備えている。
【0030】
また、走査線4上、絶縁薄膜18上を含むTFTアレイ基板7上には、ソース領域20へ通じるソースコンタクトホール9、ドレイン領域21へ通じるドレインコンタクトホール10(図3には図示せず)が各々形成された第1層間絶縁膜22が形成されている。つまり、データ線3は、第1層間絶縁膜22を貫通するソースコンタクトホール9を介してソース領域20に電気的に接続されている。
【0031】
さらに、図3の右側に示すように、第1層間絶縁膜22上にはデータ線3と同一レイヤーの金属からなるドレイン電極11が形成され、ドレイン電極11へ通じる画素コンタクトホール12が形成された第2層間絶縁膜23が形成されている。つまり、ドレイン領域21はドレイン電極11を介して画素電極1と電気的に接続されている。なお、図3の断面には図示されないが、半導体層8のドレイン領域21とドレイン電極11とは第1層間絶縁膜22に形成されたドレインコンタクトホール10を介して電気的に接続されている。
【0032】
図3の右側に示す蓄積容量部5の部分において、TFTアレイ基板7上には下地絶縁膜17が設けられ、下地絶縁膜17上にはTFT2の半導体層8と一体でリンがドープされた半導体層8が設けられ、この半導体層8を覆うように絶縁薄膜18(誘電体膜)が全面に形成されている。絶縁薄膜18上に、走査線4と同一レイヤーの金属からなる容量線6が形成され、容量線6を覆うように第1層間絶縁膜22が全面に形成されている。第1層間絶縁膜22上にドレイン電極11が形成されている。そして、第2層間絶縁膜23を貫通してドレイン電極11表面に達する画素コンタクトホール12が設けられ、画素コンタクトホール12の部分でドレイン電極11に電気的に接続されるITO等の透明導電膜からなる画素電極1が設けられている。なお、第2層間絶縁膜23は平坦化膜として用いられるものであり、例えば平坦性の高い樹脂膜の一種であるアクリル膜が膜厚2μm程度に厚く形成される。
【0033】
他方、対向基板15上には、例えば、クロム等の金属膜、樹脂ブラックレジスト等からなる第1遮光膜24(ブラックマトリクス)が格子状に形成され、第1遮光膜24間にはR(赤)、G(緑)、B(青)の3原色に対応するカラーフィルター層25が形成されている。カラーフィルター層25を覆うようにオーバーコート膜26が形成され、オーバーコート膜26上には、画素電極1と同様、ITO等の透明導電膜からなる対向電極27が全面に形成されている。なお、TFTアレイ基板7、対向基板15ともに、液晶16に接する面にはポリイミド等からなる配向膜28,29がそれぞれ設けられている。
【0034】
本実施の形態の液晶装置においては、蓄積容量部5を構成するMOSトランジスタがデプレッション型MOSトランジスタであり、MOSトランジスタのしきい値電圧がデプレッション型に変換する前の本来のMOSトランジスタのしきい値電圧である2V程度から−5V程度にまで変化している。そのため、容量線6の電位をデプレッション型に変換する前のMOSトランジスタを蓄積容量に用いる場合ほど高くしなくても、所望の蓄積容量が形成されることになる。
【0035】
その結果、半導体層8と容量線6との間に介在する絶縁薄膜18に実効的に印加される電圧を従来のMOS型蓄積容量の場合に比べて下げることができるため、絶縁薄膜18の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、絶縁薄膜への実効印加電圧が下がることで絶縁薄膜18の経時劣化が低減するため、信頼性を向上させることができる。
【0036】
[液晶装置の製造プロセス]
次に、上記構成の液晶装置の製造プロセスについて図4を用いて説明する。
図4は、特にTFTアレイ基板7の製造プロセスを示す工程断面図である。
まず、図4の工程(1)に示すように、ガラス基板等の透明基板13上に下地絶縁膜17を形成し、その上にアモルファスのシリコン層を積層する。その後、アモルファスシリコン層に対して、例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスシリコン層を再結晶させ、例えば膜厚50nm程度の結晶性のポリシリコン層30を形成する。
【0037】
次に、図4の工程(2)に示すように、形成されたポリシリコン層30を上述した半導体層8のパターンとなるようにパターニングし、その上に例えば膜厚50〜150nm程度のゲート絶縁膜となる絶縁薄膜18を形成する。
次に、図4の工程(3)に示すように、蓄積容量部5の半導体層8のチャネル領域となる部分以外を覆うレジストパターン31を形成し、蓄積容量部5のMOSトランジスタをデプレッション化するために、絶縁薄膜18を通して蓄積容量部5の半導体層8のチャネル領域にリン(49P)をイオン注入する。この際のイオン注入条件としては、本来の蓄積容量部5のMOSトランジスタのしきい値電圧である2Vを−5Vまで変化させるとして、しきい値電圧を1V変化させるのに必要なイオンドーズ量を約2.5×1011ions/cm2と考えると、イオンドーズ量を2×1012ions/cm2程度とすればよい。加速エネルギーは50〜80keV程度でよい。
【0038】
もしくは、半導体層8上に絶縁薄膜18を形成する前に、例えばリンイオンを10〜30keV程度で半導体層8中に直接注入してもよい。
【0039】
次にレジストパターン31を剥離した後、図4の工程(4)に示すように、絶縁薄膜18上にTFT2の走査線4および容量線6を形成する。この走査線4等の形成は、例えば当該走査線4等のレジストパターンを形成した後、タンタル等の金属をスパッタまたは真空蒸着し、その後、レジストパターンを剥離することにより行う。そして、当該走査線4および容量線6の形成後、蓄積容量部5を覆うレジストパターン32を形成した後、PH3/H2イオンを注入する。この時のイオン注入条件は、例えば31Pのイオンドーズ量が5×1014〜7×1014ions/cm2程度であり、加速エネルギーは80keV程度である。以上の工程(4)により、TFT2のソース領域20およびドレイン領域21が形成される。
【0040】
次にレジストパターン32を剥離した後、図4の工程(5)に示すように、第1層間絶縁膜22を積層し、その後、ソースコンタクトホール9およびドレインコンタクトホール10となる位置を開口し、データ線3およびドレイン電極11の形状をなすレジストパターンを形成し、その後、アルミニウム等の金属をスパッタまたは蒸着することにより、データ線3およびドレイン電極11を形成する。
【0041】
その後、第2層間絶縁膜23を積層し、画素コンタクトホール12となる位置を開口し、その上の所定の領域に膜厚約50〜200nm程度のITO等の透明導電性薄膜からなる画素電極1を形成する。最後に、全面に配向膜を形成する。以上の工程により、本実施の形態のTFTアレイ基板7が完成する。
【0042】
他方、図3に示した対向基板15については工程図の例示を省略するが、ガラス基板等の透明基板14が先ず用意され、第1遮光膜24および後述する額縁としての第2遮光膜(図5参照)を、例えば金属クロムをスパッタリングした後、フォトリソグラフィー工程、エッチング工程を経て形成する。なお、これら遮光膜は、Cr(クロム)、Ni(ニッケル)、Al(アルミニウム)などの金属材料の他、カーボンやTiをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
【0043】
その後、カラーフィルター層25、オーバーコート膜26を順次形成した後、対向基板15の全面にスパッタリング等により、ITO等の透明導電性薄膜を約50〜200nmの厚さに堆積することにより対向電極27を形成する。さらに、対向電極27の全面に配向膜29を形成する。
【0044】
最後に、上述のように各層が形成されたTFTアレイ基板7と対向基板15とを対向させて配置し、セル厚が例えば4μm程度になるようにシール材により貼り合わせ、空パネルを作製する。次いで、液晶16を空パネル内に封入すれば、本実施の形態の液晶装置が作製される。
【0045】
本実施の形態の液晶装置の製造方法によれば、蓄積容量部5のMOSトランジスタをデプレッション化するためのイオン注入工程が1工程増えるというデメリットはあるものの、しきい値調整用のイオン注入はドーズ量が1011〜1012ions/cm2オーダーとそれ程多くないため、イオン注入時のレジストが劣化する等の不具合はなく、かつ注入時間も十数秒と短くて済み、イオン注入工程の実施による悪影響はない。
【0046】
[液晶装置の全体構成]
次に、液晶装置40の全体構成について図5を用いて説明する。
図5において、TFTアレイ基板7の上には、シール材34がその縁に沿って設けられており、その内側に並行して額縁としての第2遮光膜35が設けられている。シール材34の外側の領域には、データ線駆動回路36および外部回路接続端子37がTFTアレイ基板7の一辺に沿って設けられており、走査線駆動回路38がこの一辺に隣接する2辺に沿って設けられている。走査線4に供給される走査信号遅延が問題にならないのならば、走査線駆動回路38は片側だけでも良いことは言うまでもない。また、データ線駆動回路36を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線3は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線3は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線3を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、TFTアレイ基板7の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路38間をつなぐための複数の配線39が設けられている。また、対向基板15のコーナー部の少なくとも1箇所には、TFTアレイ基板7と対向基板15との間で電気的導通をとるための導通材41が設けられている。そして、シール材34とほぼ同じ輪郭を持つ対向基板15が当該シール材34によりTFTアレイ基板7に固着されている。
【0047】
[電子機器]
以下、本発明の液晶装置を備えた電子機器の具体例について説明する。
図6は、携帯電話の一例を示した斜視図である。
図6において、符号1000は携帯電話本体を示し、符号1001は上記の液晶装置を用いた液晶表示部を示している。
【0048】
図7は、腕時計型電子機器の一例を示した斜視図である。
図7において、符号1100は時計本体を示し、符号1101は上記の液晶装置を用いた液晶表示部を示している。
【0049】
図8は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。
図8において、符号1200は情報処理装置、符号1202はキーボードなどの入力部、符号1204は情報処理装置本体、符号1206は上記の液晶装置を用いた液晶表示部を示している。
【0050】
図6から図8に示す電子機器は、上記の液晶装置を用いた液晶表示部を備えたものであるので、信頼性に優れた電子機器を実現することができる。
【0051】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態ではスイッチング素子としてのTFTをnチャネル型、蓄積容量をなすMOSトランジスタをnチャネル型としたが、これらの導電型はいずれであってもよい。また、液晶装置を構成する各種膜の材料、膜厚、寸法、製造条件等の具体的な記載に関しては、上記実施の形態に限ることなく、適宜設計変更が可能である。
【0052】
【発明の効果】
以上、詳細に説明したように、本発明によれば、蓄積容量部において半導体層と容量線との間に介在する絶縁膜に実効的に印加される電圧を、従来のMOS型蓄積容量の場合に比べて下げることができるため、絶縁膜の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、絶縁膜への実効印加電圧が下がることで絶縁膜の経時劣化が低減するため、信頼性を向上させることができる。
【図面の簡単な説明】
【図1】 本発明の一実施の形態である液晶装置の等価回路図である。
【図2】 同、液晶装置の画素構成を示す拡大平面図である。
【図3】 図2のA−A’線およびB−B’線に沿う断面図である。
【図4】 同、液晶装置の製造プロセスを示す工程断面図である。
【図5】 同、液晶装置の全体構成を示す平面図である。
【図6】 本発明の液晶装置を備えた電子機器の一例を示す斜視図である。
【図7】 電子機器の他の例を示す斜視図である。
【図8】 電子機器のさらに他の例を示す斜視図である。
【図9】 MOS型蓄積容量における画像信号の波形と容量線の電位との関係を示す図であり、(a)従来一般の蓄積容量、(b)MOS型蓄積容量の場合をそれぞれ示している。
【図10】 MOS型蓄積容量におけるC−V特性を示す図であり、(a)通常のMOSトランジスタ、(b)デプレッション化したMOSトランジスタの場合をそれぞれ示している。
【図11】 MOS型容量を蓄積容量とした従来の画素の一構成例を示す図である。
【符号の説明】
1 画素電極
2 薄膜トランジスタ(TFT)
3 データ線
4 走査線
5 蓄積容量部
6 容量線
7 TFTアレイ基板
8 半導体層
15 対向基板
16 液晶
18 絶縁薄膜(誘電体膜)
Claims (8)
- 互いに対向する一対の基板間に液晶が挟持され、前記一対の基板のうちの一方の基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数のMOS型蓄積容量とを有し、他方の基板上に対向電極を有する液晶装置であって、
前記MOS型蓄積容量が、前記画素電極と前記対向電極との間に形成される液晶容量と並列に設けられ、前記画素電極を介して液晶に書き込まれた所定レベルの画像信号がリークするのを防ぐものであり、前記MOS型蓄積容量をなすMOSトランジスタが、当該MOSトランジスタの少なくともチャネル領域に当該MOSトランジスタのしきい値電圧を低下させる不純物を、前記薄膜トランジスタのソース領域およびドレイン領域に注入される不純物のドーズ量よりも少ないドーズ量で注入してなるデプレッション型のMOSトランジスタであることを特徴とする液晶装置。 - 前記デプレッション型のMOSトランジスタは、デプレッション型に変換する前の本来のMOSトランジスタのしきい値電圧の極性から逆極性のしきい値電圧となるまでデプレッション化されていることを特徴とする請求項1に記載の液晶装置。
- 前記デプレッション型のMOSトランジスタのゲート電極に相当する導体層に印加される電圧が、当該液晶装置における画像信号のパルスの振幅の範囲内に設定されていることを特徴とする請求項2に記載の液晶装置。
- 前記デプレッション型のMOSトランジスタは、前記薄膜トランジスタを構成する半導体層と一体とされ当該MOSトランジスタのチャネル領域を有する半導体層と、該半導体層と少なくとも一部が重なるように形成され当該MOSトランジスタのゲート電極となる容量線と、前記半導体層と前記容量線との間に介在する誘電体膜とからなることを特徴とする請求項1ないし3のいずれかに記載の液晶装置。
- 互いに対向する一対の基板間に液晶が挟持され、前記一対の基板のうちの一方の基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数のMOS型蓄積容量とを有し、他方の基板上に対向電極を有する液晶装置の製造方法であって、
前記MOS型蓄積容量が、前記画素電極と前記対向電極との間に形成される液晶容量と並列に設けられ、前記画素電極を介して液晶に書き込まれた所定レベルの画像信号がリークするのを防ぐものであり、前記MOS型蓄積容量をなすMOSトランジスタを構成する半導体層の少なくともチャネル領域に当該MOSトランジスタのしきい値電圧を低下させるための不純物イオンを、前記薄膜トランジスタのソース領域およびドレイン領域に導入される不純物のドーズ量よりも少ないドーズ量で注入するイオン注入工程を有し、この工程によって前記MOS型蓄積容量をなすMOSトランジスタをデプレッション化することを特徴とする液晶装置の製造方法。 - 前記半導体層への前記不純物イオンの注入を、前記半導体層を覆う誘電体膜の形成前に行うことを特徴とする請求項5に記載の液晶装置の製造方法。
- 前記半導体層への前記不純物イオンの注入を、前記半導体層を覆う誘電体膜の形成後に該誘電体膜を介して行うことを特徴とする請求項5に記載の液晶装置の製造方法。
- 請求項1ないし4のいずれかに記載の液晶装置を備えたことを特徴とする電子機器。
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