JP2626650B2 - アクティブマトリクスパネルの製造方法 - Google Patents
アクティブマトリクスパネルの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
スパネルの製造方法に関する。
スパネルの製造方法に関する。
【０００２】
【従来の技術】従来アクテイブマトリクスパネルの構造
は「日経エレクトロニクス １９８４年９月１０日号Ｎ
ｏ３５１Ｐ２２１〜２４０」に示されるようなものであ
った。
は「日経エレクトロニクス １９８４年９月１０日号Ｎ
ｏ３５１Ｐ２２１〜２４０」に示されるようなものであ
った。
【０００３】図２はアクテイブマトリクスパネルの画素
部分の平面図の例である。２２はポリシリコンまたはア
モルファスシリコンの薄膜でＴＦＴのチヤネル部及びソ
ース・ドレイソ電極を形成している。
部分の平面図の例である。２２はポリシリコンまたはア
モルファスシリコンの薄膜でＴＦＴのチヤネル部及びソ
ース・ドレイソ電極を形成している。
【０００４】２４はポリシリコンや金属からなる薄膜で
ＴＦＴのゲート電極及び走査線を形成している。２６は
画素電極、２７はデータ線である。
ＴＦＴのゲート電極及び走査線を形成している。２６は
画素電極、２７はデータ線である。
【０００５】
【発明が解決しようとする課題】しかし前述の従来技術
では以下に述べるような問題点を生じる。まず第１に、
液晶に印加される電圧は液晶自身の時定数に依存するた
め、温度が変化すると液晶の時定数が変化して表示状態
も変化するという問題点である。特に高温においては液
晶の抵抗が小さくなり時定数も短くなるためコントラス
ト比が滅少する。
では以下に述べるような問題点を生じる。まず第１に、
液晶に印加される電圧は液晶自身の時定数に依存するた
め、温度が変化すると液晶の時定数が変化して表示状態
も変化するという問題点である。特に高温においては液
晶の抵抗が小さくなり時定数も短くなるためコントラス
ト比が滅少する。
【０００６】第２の問題点は、液晶は交流駆動する必要
があるため通常はビデオ信号を交流反転して用いるが、
この信号の極性の違いによりＴＦＴの書き込み及び保持
の状態も異なるため、液晶に印加される電圧が非対称な
成分を持ち、フリッカーを生じるというものである。
があるため通常はビデオ信号を交流反転して用いるが、
この信号の極性の違いによりＴＦＴの書き込み及び保持
の状態も異なるため、液晶に印加される電圧が非対称な
成分を持ち、フリッカーを生じるというものである。
【０００７】本発明はこれらの問題を解決するものであ
り、その目的とするところは、高温でもコントラスト比
か減少することなく、かつフリッカーの少ないアクティ
ブマリクスパネルの構造を与えるところにある。
り、その目的とするところは、高温でもコントラスト比
か減少することなく、かつフリッカーの少ないアクティ
ブマリクスパネルの構造を与えるところにある。
【０００８】
【課題を解決するための手段】本発明は、基板上にマト
リクス状に配列されてなる画素電極と、該画素電極に接
続されてなる薄膜トランジスタと、保持容量とを有し、
データ線に供給されるデータ信号を該薄膜トランジスタ
を介して該画素電極及び該保持容量に供給するアクティ
ブマトリクスパネルの製造方法において、 該基板上にシ
リコン薄膜からなる該薄膜トランジスタのソース・ドレ
イン領域と該保持容量の第１電極を形成する工程と、 該
薄膜トランジスタのゲート絶縁膜と、該保持容量の誘電
体膜とを同一材料で形成する工程と、 該薄膜トランジス
タのゲート電極と、該保持容量の第２電極とを同一材料
で形成する工程と、 該ゲート電極及び該第２電極上に層
間絶縁膜を形成する工程と、 該ソース・ドレイン領域上
にコンタクトホールを形成して、該ソース領域に電気的
に接続される該データ線を形成し、 該第２電極と該層間
絶縁膜を介在して重なりを有し、該ドレイン領域と電気
的に接続される該画素電極を形成する工程とを有するこ
とを特徴とするアクティブマトリクスパネルの製造方
法。本発明は、基板上にマトリクス状に配列されてなる
画素電極と、該画素電極に接続されてなる薄膜トランジ
スタと、保持容量とを有し、データ線に供給されるデー
タ信号を該薄膜トランジスタを介して該画素電極及び該
保持容量に供給するアクティブマトリクスパネルの製造
方法において、 該基板上にシリコン薄膜からなる該薄膜
トランジスタのソース・ドレイン領域と該保持容量の第
１電極を形成する工程と、 該薄膜トランジスタのゲート
絶縁膜と、該保持容量の誘電体膜とを同一材料で形成す
る工程と、 該薄膜トランジスタのゲート電極と、該保持
容量の第２電極とを同一材料で形成する工程と、 該ゲー
ト電極及び該第２電極上に層間絶縁膜を形成する工程
と、 該ソース・ドレイン領域上及び該第１電極上にコン
タクトホールを形成して、 該ソース領域に電気的に接続
される該データ線を形成し、 該第２電極と該層間絶縁膜
を介在して重なりを有し、該ドレイン領域及び該第１電
極と電気的に接続される該画素電極を形成する工程とを
有することを特徴とする。
リクス状に配列されてなる画素電極と、該画素電極に接
続されてなる薄膜トランジスタと、保持容量とを有し、
データ線に供給されるデータ信号を該薄膜トランジスタ
を介して該画素電極及び該保持容量に供給するアクティ
ブマトリクスパネルの製造方法において、 該基板上にシ
リコン薄膜からなる該薄膜トランジスタのソース・ドレ
イン領域と該保持容量の第１電極を形成する工程と、 該
薄膜トランジスタのゲート絶縁膜と、該保持容量の誘電
体膜とを同一材料で形成する工程と、 該薄膜トランジス
タのゲート電極と、該保持容量の第２電極とを同一材料
で形成する工程と、 該ゲート電極及び該第２電極上に層
間絶縁膜を形成する工程と、 該ソース・ドレイン領域上
にコンタクトホールを形成して、該ソース領域に電気的
に接続される該データ線を形成し、 該第２電極と該層間
絶縁膜を介在して重なりを有し、該ドレイン領域と電気
的に接続される該画素電極を形成する工程とを有するこ
とを特徴とするアクティブマトリクスパネルの製造方
法。本発明は、基板上にマトリクス状に配列されてなる
画素電極と、該画素電極に接続されてなる薄膜トランジ
スタと、保持容量とを有し、データ線に供給されるデー
タ信号を該薄膜トランジスタを介して該画素電極及び該
保持容量に供給するアクティブマトリクスパネルの製造
方法において、 該基板上にシリコン薄膜からなる該薄膜
トランジスタのソース・ドレイン領域と該保持容量の第
１電極を形成する工程と、 該薄膜トランジスタのゲート
絶縁膜と、該保持容量の誘電体膜とを同一材料で形成す
る工程と、 該薄膜トランジスタのゲート電極と、該保持
容量の第２電極とを同一材料で形成する工程と、 該ゲー
ト電極及び該第２電極上に層間絶縁膜を形成する工程
と、 該ソース・ドレイン領域上及び該第１電極上にコン
タクトホールを形成して、 該ソース領域に電気的に接続
される該データ線を形成し、 該第２電極と該層間絶縁膜
を介在して重なりを有し、該ドレイン領域及び該第１電
極と電気的に接続される該画素電極を形成する工程とを
有することを特徴とする。
【０００９】
【作用】本発明の上記の構造によれば、液晶の容量と並
列にゲート絶縁膜の容量が付加されることとなり液晶の
時定数が長くなるためコントラスト比が大きくなる。ま
た、温度が上昇して液晶の時定数か小さくなってもゲー
ト絶縁膜の容量は変化しないため、コントラスト比の減
少を抑えることかできる。さらにビデオ信号の極性の違
いにより生ずるＴＦＴの書き込み及び保持における非対
称な動作の影響を受けにくくなりフリッカーが減少す
る。
列にゲート絶縁膜の容量が付加されることとなり液晶の
時定数が長くなるためコントラスト比が大きくなる。ま
た、温度が上昇して液晶の時定数か小さくなってもゲー
ト絶縁膜の容量は変化しないため、コントラスト比の減
少を抑えることかできる。さらにビデオ信号の極性の違
いにより生ずるＴＦＴの書き込み及び保持における非対
称な動作の影響を受けにくくなりフリッカーが減少す
る。
【００１０】
〔実施例１〕図１（ａ）は本発明の一実施例を示すアク
ティブマトリクスパネルの平面図であり、同図（ｂ）及
び（ｃ）はそれぞれ同図（ａ）のＡーＢ及びＣーＤにお
ける断面図である。この図を用いて製造工程に従い説明
する。まず絶縁基板１上にポリシリコンまたはアモルフ
ァスシリコンの薄膜２をデポジットし図のようにパター
ニングする。この薄膜はＴＦＴのチヤネル部及びソース
・ドレイン電極、そして容量を作り込むための電極とな
る。次にゲート絶縁膜３を形成し、その上にゲート電極
も兼ねる走査線４を形成する。その材料としてはポリシ
リコンＴＦＴの場合にはポリシリコンや高融点金属が、
アモルファスシリコンＴＦＴの場合には通常の金属や透
明導電膜等が用いられている。この上に層間絶縁膜５を
デポジットし、コンタクトホールを開ロし、画素電極６
及びデータ線７を形成したものがアクテイブマトリクス
基板である。この基板と数μｍの空間を介して、共通電
極を有するもう一つの基板を対向させ、この空間に液晶
を封入したものがアクティブマトリクスパネルである。
ティブマトリクスパネルの平面図であり、同図（ｂ）及
び（ｃ）はそれぞれ同図（ａ）のＡーＢ及びＣーＤにお
ける断面図である。この図を用いて製造工程に従い説明
する。まず絶縁基板１上にポリシリコンまたはアモルフ
ァスシリコンの薄膜２をデポジットし図のようにパター
ニングする。この薄膜はＴＦＴのチヤネル部及びソース
・ドレイン電極、そして容量を作り込むための電極とな
る。次にゲート絶縁膜３を形成し、その上にゲート電極
も兼ねる走査線４を形成する。その材料としてはポリシ
リコンＴＦＴの場合にはポリシリコンや高融点金属が、
アモルファスシリコンＴＦＴの場合には通常の金属や透
明導電膜等が用いられている。この上に層間絶縁膜５を
デポジットし、コンタクトホールを開ロし、画素電極６
及びデータ線７を形成したものがアクテイブマトリクス
基板である。この基板と数μｍの空間を介して、共通電
極を有するもう一つの基板を対向させ、この空間に液晶
を封入したものがアクティブマトリクスパネルである。
【００１１】図３は、Ｎ型のＭＯＳキャパシタのゲート
電圧依存性を示したものである。ゲート電圧ＶGがしき
い値電圧Ｖｔｈを越えると容量は増大しＣ0となりしき
い値電圧以下では重なり容量Ｃｇｓｏ なる。従ってＶG
＞Ｖtｈの領域でＭＯＳ容量を使うことか望ましいが、
本実施例においては図１（Ｃ）の前段の走査線４の下に
作り込んだＭＯＳ容量はＴＦＴと同じ導電型であり、例
えばＮ型の場合にはＴＦＴがＯＦＦしている通常の状態
ではＶG＜ＶtｈであるためにＣｇｓｏのみの容量とな
る。しかし、ゲート膜の厚さは液晶の封入される空間に
対して十分薄いため、単位面績あたりの容量が大きくな
り図１（ａ）に示すようなパターンの重なり容量のＣｇ
ｓｏのみでも、画素電極６によって駆動される液晶の容
量の３０〜５０％程度の容量となる。このＭＯＳ容量は
液晶の容量と並列に付加されるため、見かけ上液晶の時
定数が増大し、表示性能が大巾に向上する。これを図４
を用いて説明する。この図はアクテイプマトリクスパネ
ルの各部の電位を示す図であり、横軸に時刻、縦軸に電
位をとってある。周知のように、ＮＴＳＣのビデオ信号
はインターレースされた２つのフイールド、すなわち奇
数フィールドと偶数フィールドによって１フレームが構
成され１つの画面か完成される。液晶は交流駆動しなく
てはならないため、データ線の信号は４２のように交流
反転させたものを用いる。４１は走査線の信号であり、
ＮチヤネルのＴＦＴで駆動する場合にはこのようなパル
スが必要となる。４４及び４５はそれぞれ従来例と本発
明の実施例における画素電極の電位であり、４３は共通
電極の電位である。この共通電極と画素電極の間の電位
差か液晶に印加される電圧である。時刻ｔ0 から時刻ｔ
3 までを奇数フイールド、時刻ｔ3 からｔ6 までを偶数
フィールドとすると、まず奇数フィールドにおいて時刻
ｔ1 においてＴＦＴがＯＮし、画素電極にデータ線の信
号が書き込まれ、時刻ｔ2 においてＴＦＴがＯＦＦする
とある時定数で画素電極電位は共通電極電位に向かって
放電する。同様に偶数フィールドにおいても、時刻ｔ4
においてＴＦＴがＯＮし、画素電極にデータ線の信号が
書き込まれ、時刻ｔ5 においてＴＦＴがＯＦＦすると画
素電極電位は共通電極電位に向かって放電していく。斜
線で示した部分は本実施において液晶に印加される電圧
であり、従来例に比べて時定数が長くなったことによ
り、より大きな電圧を印加することができることがわか
る。このためコン卜ラスト比が増大する。また、ＭＯＳ
容量とＴＦＴのドレイン電極との間の配線部は図１
（ａ）のようにデータ線と画素電極の間に配置すること
により、このすき間からもれる光を遮断する働きもある
ため、コントラスト比を増大させるとともに、画像のき
れがよくなる。さらに、温度の変化に対して液晶の時定
数が多少変動しても、付加したＭＯＳ容量は変化しない
ため図３の斜線部の面積はあまり変動しない。すなわ
ち、広い温度範囲で再現性のよい表示画面を得ることが
できる。その上、フリッカーも従来例に対して３〜５ｄ
Ｂ下がることが出願人の実験で確かめられた。これは奇
数フィールドと偶数フイールドでのＴＦＴの書き込み及
び保持における非対称な動作の影響をうけにくくなるた
めである。
電圧依存性を示したものである。ゲート電圧ＶGがしき
い値電圧Ｖｔｈを越えると容量は増大しＣ0となりしき
い値電圧以下では重なり容量Ｃｇｓｏ なる。従ってＶG
＞Ｖtｈの領域でＭＯＳ容量を使うことか望ましいが、
本実施例においては図１（Ｃ）の前段の走査線４の下に
作り込んだＭＯＳ容量はＴＦＴと同じ導電型であり、例
えばＮ型の場合にはＴＦＴがＯＦＦしている通常の状態
ではＶG＜ＶtｈであるためにＣｇｓｏのみの容量とな
る。しかし、ゲート膜の厚さは液晶の封入される空間に
対して十分薄いため、単位面績あたりの容量が大きくな
り図１（ａ）に示すようなパターンの重なり容量のＣｇ
ｓｏのみでも、画素電極６によって駆動される液晶の容
量の３０〜５０％程度の容量となる。このＭＯＳ容量は
液晶の容量と並列に付加されるため、見かけ上液晶の時
定数が増大し、表示性能が大巾に向上する。これを図４
を用いて説明する。この図はアクテイプマトリクスパネ
ルの各部の電位を示す図であり、横軸に時刻、縦軸に電
位をとってある。周知のように、ＮＴＳＣのビデオ信号
はインターレースされた２つのフイールド、すなわち奇
数フィールドと偶数フィールドによって１フレームが構
成され１つの画面か完成される。液晶は交流駆動しなく
てはならないため、データ線の信号は４２のように交流
反転させたものを用いる。４１は走査線の信号であり、
ＮチヤネルのＴＦＴで駆動する場合にはこのようなパル
スが必要となる。４４及び４５はそれぞれ従来例と本発
明の実施例における画素電極の電位であり、４３は共通
電極の電位である。この共通電極と画素電極の間の電位
差か液晶に印加される電圧である。時刻ｔ0 から時刻ｔ
3 までを奇数フイールド、時刻ｔ3 からｔ6 までを偶数
フィールドとすると、まず奇数フィールドにおいて時刻
ｔ1 においてＴＦＴがＯＮし、画素電極にデータ線の信
号が書き込まれ、時刻ｔ2 においてＴＦＴがＯＦＦする
とある時定数で画素電極電位は共通電極電位に向かって
放電する。同様に偶数フィールドにおいても、時刻ｔ4
においてＴＦＴがＯＮし、画素電極にデータ線の信号が
書き込まれ、時刻ｔ5 においてＴＦＴがＯＦＦすると画
素電極電位は共通電極電位に向かって放電していく。斜
線で示した部分は本実施において液晶に印加される電圧
であり、従来例に比べて時定数が長くなったことによ
り、より大きな電圧を印加することができることがわか
る。このためコン卜ラスト比が増大する。また、ＭＯＳ
容量とＴＦＴのドレイン電極との間の配線部は図１
（ａ）のようにデータ線と画素電極の間に配置すること
により、このすき間からもれる光を遮断する働きもある
ため、コントラスト比を増大させるとともに、画像のき
れがよくなる。さらに、温度の変化に対して液晶の時定
数が多少変動しても、付加したＭＯＳ容量は変化しない
ため図３の斜線部の面積はあまり変動しない。すなわ
ち、広い温度範囲で再現性のよい表示画面を得ることが
できる。その上、フリッカーも従来例に対して３〜５ｄ
Ｂ下がることが出願人の実験で確かめられた。これは奇
数フィールドと偶数フイールドでのＴＦＴの書き込み及
び保持における非対称な動作の影響をうけにくくなるた
めである。
【００１２】〔実施例２〕図５（ａ）は本発明の実施例
２におけるアクティブマトリクスパネルの平面図であ
り、同図（ｂ）及び（ｃ）はそれぞれ同図（ａ）のＡー
Ｂ及びＣーＤにおける断面図である。このアクテブマト
リクスパネルは第１の実施例と全く同じ工程を用いて製
造することかできる。６１〜６７はそれぞれ図１の１〜
７に対応しており、６１は絶縁基板、６２はポリシリコ
ンまたはアモルファスシリコンの薄膜、６３はゲート絶
縁膜、６４は走査線、６５は層間絶縁膜、６６は画素電
極、６７はデータ線である。透過型の場合は、６６の画
素電極には透明導電膜を用い、６７のデータ線には画素
電極と同じ透明導電膜または金属の薄膜を用いる。
２におけるアクティブマトリクスパネルの平面図であ
り、同図（ｂ）及び（ｃ）はそれぞれ同図（ａ）のＡー
Ｂ及びＣーＤにおける断面図である。このアクテブマト
リクスパネルは第１の実施例と全く同じ工程を用いて製
造することかできる。６１〜６７はそれぞれ図１の１〜
７に対応しており、６１は絶縁基板、６２はポリシリコ
ンまたはアモルファスシリコンの薄膜、６３はゲート絶
縁膜、６４は走査線、６５は層間絶縁膜、６６は画素電
極、６７はデータ線である。透過型の場合は、６６の画
素電極には透明導電膜を用い、６７のデータ線には画素
電極と同じ透明導電膜または金属の薄膜を用いる。
【００１３】本実施例においては第１の実施例と同じ
く、前段の走査線６４の下にＴＦＴと同じ導電型のＭＯ
Ｓ容量を作り込んであるため、ＴＦＴがＯＦＦしている
通常の状態では重なり容量のみが有効である。しかし、
本実施例においては、走査線６４が図５（ａ）のように
データ線と平行につき出た形状となっており、この部分
にもＭＯＳ容量を作り込むことができるため、第１の実
施例の約２倍の容量を付加することができる。したがっ
てより広い温度範囲で、よりコントラスト比が大きくフ
リッカーの少ない高品質な表示画面を得ることができ
る。しかも、図５（ａ）のように画素電極とデータ線の
すき間を覆うようにＭＯＳ容量を作り込むことにより、
このすき間からもれる光を遮断することができ、コント
ラスト比の増大に寄与する。
く、前段の走査線６４の下にＴＦＴと同じ導電型のＭＯ
Ｓ容量を作り込んであるため、ＴＦＴがＯＦＦしている
通常の状態では重なり容量のみが有効である。しかし、
本実施例においては、走査線６４が図５（ａ）のように
データ線と平行につき出た形状となっており、この部分
にもＭＯＳ容量を作り込むことができるため、第１の実
施例の約２倍の容量を付加することができる。したがっ
てより広い温度範囲で、よりコントラスト比が大きくフ
リッカーの少ない高品質な表示画面を得ることができ
る。しかも、図５（ａ）のように画素電極とデータ線の
すき間を覆うようにＭＯＳ容量を作り込むことにより、
このすき間からもれる光を遮断することができ、コント
ラスト比の増大に寄与する。
【００１４】〔実施例３〕 図６（ａ）は本発明の第３の実施例におけるアクティブ
マトリクスパネルの平面図であり、同図（ｂ）及び
（Ｃ）はそれぞれ同図（ａ）のＡーＢ及びＣーＤにおけ
る断面図である。本実施例は第１実施例および第２実施
例とは異なり、ＴＦＴと異なる導電型のＭＯＳ容量を作
り込む。例えば、ＣＭＯＳ型のドライバーを内蔵したア
クテイブマトリクスパネルなどには有効である。
マトリクスパネルの平面図であり、同図（ｂ）及び
（Ｃ）はそれぞれ同図（ａ）のＡーＢ及びＣーＤにおけ
る断面図である。本実施例は第１実施例および第２実施
例とは異なり、ＴＦＴと異なる導電型のＭＯＳ容量を作
り込む。例えば、ＣＭＯＳ型のドライバーを内蔵したア
クテイブマトリクスパネルなどには有効である。
【００１５】図６を用いて本実施例のアクティブマトリ
クスパネルの構造を説明する。まず絶縁基板８１上にポ
リシリコンまたはアモルファスシリコン薄膜８２及び８
８をデポジットし図のようにパターニングする。８２は
ＴＦＴのチヤネル部及びソースドレイン電極となり、８
８はＭＯＳ容量を作り込むための電極となる。次にゲー
ト絶縁膜８３を形成し、その上にゲート電極を兼ねる走
査線８４を形成する。
クスパネルの構造を説明する。まず絶縁基板８１上にポ
リシリコンまたはアモルファスシリコン薄膜８２及び８
８をデポジットし図のようにパターニングする。８２は
ＴＦＴのチヤネル部及びソースドレイン電極となり、８
８はＭＯＳ容量を作り込むための電極となる。次にゲー
ト絶縁膜８３を形成し、その上にゲート電極を兼ねる走
査線８４を形成する。
【００１６】その後選択的にイオン注入を行ない、８２
をＮチヤネルＴＦＴとし、８８をＰチヤネルのＭＯＳキ
ヤパシタとする。以後の工程は実施例１と同じで、８５
は層間絶縁膜、８６は画素電極、８７はデータ線であ
る。本実施例においてはＴＦＴとＭＯＳ容量の導電型が
違っている。ＰチャネルのＭＯＳキャパシタのゲート電
圧依存性は図３のＮチャネルの場合と対称で、ＶG ＜Ｖt
ｈでＣ0，ＶG＞ＶtｈでＣｇｓｏ となる。従ってＴＦＴ
のＯＦＦする通常の状態では、ＶG＜Ｖtｈであるから、
電極８８と走査線８４の重なっな面積がすべて容量の電
極として働き、本来のＭＯＢ容量Ｃ0が付加されること
になる。この容量の大きさは、画素電極８６によって駆
動される液晶の容量の１００〜２０％程度となり、第１
や第２の実施例に比べてはるかに大きい。従ってその効
果も大きくなる。また、前段の走査線が選択される期間
は、ＭＯＳ容量はＯＦＦして重なり容量Ｃｇｓｏのみと
なるにめ、走査線の波形をなまらせることもなく、容量
を付加したことによって駆動状態は変化しない。
をＮチヤネルＴＦＴとし、８８をＰチヤネルのＭＯＳキ
ヤパシタとする。以後の工程は実施例１と同じで、８５
は層間絶縁膜、８６は画素電極、８７はデータ線であ
る。本実施例においてはＴＦＴとＭＯＳ容量の導電型が
違っている。ＰチャネルのＭＯＳキャパシタのゲート電
圧依存性は図３のＮチャネルの場合と対称で、ＶG ＜Ｖt
ｈでＣ0，ＶG＞ＶtｈでＣｇｓｏ となる。従ってＴＦＴ
のＯＦＦする通常の状態では、ＶG＜Ｖtｈであるから、
電極８８と走査線８４の重なっな面積がすべて容量の電
極として働き、本来のＭＯＢ容量Ｃ0が付加されること
になる。この容量の大きさは、画素電極８６によって駆
動される液晶の容量の１００〜２０％程度となり、第１
や第２の実施例に比べてはるかに大きい。従ってその効
果も大きくなる。また、前段の走査線が選択される期間
は、ＭＯＳ容量はＯＦＦして重なり容量Ｃｇｓｏのみと
なるにめ、走査線の波形をなまらせることもなく、容量
を付加したことによって駆動状態は変化しない。
【００１７】
【発明の効果】以上述べたように、本発明によるアクテ
ィブマトリクスパネルの製造方法は工程を増やすことな
く、画素に容量を作り込むことができる。容量を付加す
ることにより、コントラスト比が増大し、フリッカーは
減少し、広い温度範囲で再現性のよい画面を得ることが
できる。また、データ線と画素電極の容量結合によるク
ロストークや、画面内での絵素のバラツキをおさえる効
果もあり、総合的に画質は向上する。
ィブマトリクスパネルの製造方法は工程を増やすことな
く、画素に容量を作り込むことができる。容量を付加す
ることにより、コントラスト比が増大し、フリッカーは
減少し、広い温度範囲で再現性のよい画面を得ることが
できる。また、データ線と画素電極の容量結合によるク
ロストークや、画面内での絵素のバラツキをおさえる効
果もあり、総合的に画質は向上する。
【図１】（ａ）は第１の実施例のアクテイブマトリクス
パネルの構造を示す平面図、（ｂ），（ｃ）はその断面
図。
パネルの構造を示す平面図、（ｂ），（ｃ）はその断面
図。
【図２】従来のアクティブマトリクスパネルの構造を示
す平面図。
す平面図。
【図３】ＮチヤネルのＭＯＳ容量のゲート電圧依存性を
示す図。
示す図。
【図４】アクテイブマトリクスパネルの各部の電位を示
す図。
す図。
【図５】（ａ）は本発明の第２の実施例のアクテイブマ
トリクスパネルの構造を示す平面図、（ｂ）、（Ｃ）は
その断面図。
トリクスパネルの構造を示す平面図、（ｂ）、（Ｃ）は
その断面図。
【図６】（ａ）は第３の実施例のアクティプマトリクス
パネルの構造を示す平面図、（ｂ）、（Ｃ）はその断面
図。
パネルの構造を示す平面図、（ｂ）、（Ｃ）はその断面
図。
２，６２，８２・・・ポリシリコンまたはアモルファス
シリコン薄膜 ３，６３，８３・・・ゲート絶縁膜 ４，６４，８４・・・走査線
シリコン薄膜 ３，６３，８３・・・ゲート絶縁膜 ４，６４，８４・・・走査線
Claims (2)
- 【請求項１】基板上にマトリクス状に配列されてなる画
素電極と、該画素電極に接続されてなる薄膜トランジス
タと、保持容量とを有し、データ線に供給されるデータ
信号を該薄膜トランジスタを介して該画素電極及び該保
持容量に供給するアクティブマトリクスパネルの製造方
法において、 該基板上にシリコン薄膜からなる該薄膜トランジスタの
ソース・ドレイン領域と該保持容量の第１電極を形成す
る工程と、 該薄膜トランジスタのゲート絶縁膜と、該保持容量の誘
電体膜とを同一材料で形成する工程と、 該薄膜トランジスタのゲート電極と、該保持容量の第２
電極とを同一材料で形成する工程と、 該ゲート電極及び該第２電極上に層間絶縁膜を形成する
工程と、 該ソース・ドレイン領域上にコンタクトホールを形成し
て、該ソース領域に電気的に接続される該データ線を形
成し、 該第２電極と該層間絶縁膜を介在して重なりを有し、該
ドレイン領域と電気的に接続される該画素電極を形成す
る工程とを有することを特徴とするアクティブマトリク
スパネルの製造方法。 - 【請求項２】基板上にマトリクス状に配列されてなる画
素電極と、該画素電極に接続されてなる薄膜トランジス
タと、保持容量とを有し、データ線に供給されるデータ
信号を該薄膜トランジスタを介して該画素電極及び該保
持容量に供給するアクティブマトリクスパネルの製造方
法において、 該基板上にシリコン薄膜からなる該薄膜トランジスタの
ソース・ドレイン領域と該保持容量の第１電極を形成す
る工程と、 該薄膜トランジスタのゲート絶縁膜と、該保持容量の誘
電体膜とを同一材料で形成する工程と、 該薄膜トランジスタのゲート電極と、該保持容量の第２
電極とを同一材料で形成する工程と、 該ゲート電極及び該第２電極上に層間絶縁膜を形成する
工程と、 該ソース・ドレイン領域上及び該第１電極上にコンタク
トホールを形成して、 該ソース領域に電気的に接続され
る該データ線を形成し、 該第２電極と該層間絶縁膜を介在して重なりを有し、該
ドレイン領域及び該第１電極と電気的に接続される該画
素電極を形成する工程とを有することを特徴とするアク
ティブマトリクスパネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16258096A JP2626650B2 (ja) | 1996-06-24 | 1996-06-24 | アクティブマトリクスパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16258096A JP2626650B2 (ja) | 1996-06-24 | 1996-06-24 | アクティブマトリクスパネルの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23270795A Division JP2626638B2 (ja) | 1995-09-11 | 1995-09-11 | アクティブマトリクスパネル |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19245096A Division JP2663941B2 (ja) | 1996-07-22 | 1996-07-22 | アクティブマトリクスパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08313936A JPH08313936A (ja) | 1996-11-29 |
| JP2626650B2 true JP2626650B2 (ja) | 1997-07-02 |
Family
ID=15757298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16258096A Expired - Lifetime JP2626650B2 (ja) | 1996-06-24 | 1996-06-24 | アクティブマトリクスパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626650B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361467B1 (ko) * | 2000-02-24 | 2002-11-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 박막트랜지스터 기판 |
| JP2002182243A (ja) * | 2000-12-15 | 2002-06-26 | Nec Corp | 液晶表示装置用トランジスタ基板及びその製造方法 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5945486A (ja) * | 1982-09-07 | 1984-03-14 | セイコーエプソン株式会社 | 表示パネル |
| JPS59222814A (ja) * | 1983-05-31 | 1984-12-14 | Sanyo Electric Co Ltd | 液晶表示器 |
-
1996
- 1996-06-24 JP JP16258096A patent/JP2626650B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08313936A (ja) | 1996-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |