JP2622759B2 - PLL circuit - Google Patents
PLL circuitInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は入力信号の周波数変化に対して迅速にロッ
クすることの出来るPLL（Phase Locked Loop）回路に関
し、特に水平周波数の異なる複数の映像信号を受像する
ことの出来るマルチ走査形ディスプレイ装置に適用して
好適なものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL (Phase Locked Loop) circuit capable of quickly locking a frequency change of an input signal, and more particularly to a plurality of video signals having different horizontal frequencies. Is suitably applied to a multi-scan type display device capable of receiving an image.
標準NTSC方式の映像信号のほかに、走査線数を倍増し
た高画質の映像信号や高解像度表示のコンピュータ画像
の映像信号など水平周波数の異なる複数の映像信号を、
単一の受像機で受像することの出来るマルチ走査形ディ
スプレイ装置が開発されている。In addition to standard NTSC video signals, multiple video signals with different horizontal frequencies, such as high-quality video signals with doubled scanning lines and video signals of computer images with high-resolution display,
Multi-scan display devices capable of receiving images with a single receiver have been developed.
第３図はこのようなマルチ走査形ディスプレイ装置に
適用されるPLL回路の一例を示すブロック図である。こ
のPLL回路は基本構成である位相比較器1,チャージポン
プ2,ループ・フィルタ3,電圧制御発振器（VCO）４およ
び1/N分周器５を備え、さらに入力信号Siに迅速にロッ
クするためのVCO制御回路10が設けられている。FIG. 3 is a block diagram showing an example of a PLL circuit applied to such a multi-scan display device. This PLL circuit includes a basic configuration of a phase comparator 1, a charge pump 2, a loop filter 3, a voltage controlled oscillator (VCO) 4, and a 1 / N divider 5, and furthermore, locks quickly to an input signal Si. VCO control circuit 10 is provided.
VCO制御回路10は、例えば水平同期信号としての入力
信号Siの周波数fiを検知して直流電圧Diを出力する周波
数／電圧（FV）変換器11,直流電圧Diと基準電圧とを比
較する比較器12,この比較器12の比較結果から複数の切
替信号SW1〜SW4を出力するデコーダ13,切替信号SW1〜SW
4によって複数の直流電源V1〜V4から１の電源を選択し
制御信号Sd2としてVCO4に供給するアナログスイッチ14
から構成される。The VCO control circuit 10 includes, for example, a frequency / voltage (FV) converter 11 that detects the frequency fi of the input signal Si as a horizontal synchronization signal and outputs a DC voltage Di, a comparator that compares the DC voltage Di with a reference voltage 12, a decoder 13 for outputting a plurality of switching signals SW 1 to SW 4 from the comparison result of the comparator 12, the switching signal SW 1 to SW
4 by selecting the power from the plurality of DC power supply V 1 ~V 4 1 control signal Sd 2 as an analog switch 14 supplies the VCO4
Consists of
この構成において、入力信号Siの周波数fiが変化する
と、アナログスイッチ14によって複数の直流電源V1〜V4
の中からキャプチャ・レンジ内にある一電源が選択され
たVCO4に制御信号Sd2として供給される。次いで、PLL回
路の基本構成によってVCO4の出力信号Soの周波数foが入
力周波数fiに対してfo＝Nfiとなるように作用してロッ
ク・インする。なお、VCO4はループ・フィルタ３の出力
信号Sd1とアナログスイッチ14の出力信号Sd2との加算値
によって制御される２入力VCOで構成されている。In this configuration, when the frequency fi of the input signal Si changes, a plurality of DC power supplies V 1 to V 4
Supplied as the control signal Sd 2 to VCO4 in which one power source is selected in the capture range within from the. Next, by the basic configuration of the PLL circuit, the frequency fo of the output signal So of the VCO 4 acts so that fo = Nfi with respect to the input frequency fi and locks in. Incidentally, VCO 4 is composed of two-input VCO that is controlled by the sum of the output signals Sd 2 of the output signal Sd 1 and the analog switch 14 of the loop filter 3.
この従来例によれば、入力信号周波数fiが大幅に変化
してもVCO4の発振周波数foが直ちにキャプチャ・レンジ
内に入るように、VCO制御回路10によってVCO4を直接制
御するので、PLL回路のロック時間を大幅に短縮するこ
とが出来る。According to this conventional example, even if the input signal frequency fi changes greatly, the VCO 4 is directly controlled by the VCO control circuit 10 so that the oscillation frequency fo of the VCO 4 immediately falls within the capture range. Time can be greatly reduced.
しかし、前述の従来例では、ループ・フィルタ３を構
成するアンプの直流出力値がある程度以上ずれると、VC
O4の発振のジッタが増え、垂直同期期間の追従性が悪く
なる。また、VCO制御回路として複雑な回路構成を必要
とし、しかも、受信する複数の入力信号の周波数に応じ
て複数の直流電源V1〜V4の電圧値を調整しなければなら
ず、頻繁な調整作業を必要とするという不都合がある。However, in the above-described conventional example, if the DC output value of the amplifier constituting the loop filter 3 deviates by a certain degree or more, VC
O4 oscillation jitter increases, and the tracking performance of the vertical synchronization period deteriorates. Also requires a complicated circuit structure as the VCO control circuit, moreover, it must be adjusted voltage values of the plurality of the DC power supply V 1 ~V 4 according to the frequency of the plurality of input signals received, frequent adjustment There is a disadvantage of requiring work.
この発明は簡易な回路構成で、入力周波数が高低どち
らに変化しても迅速にロックすることが出来、かつジッ
タのレベルや垂直同期期間での応答性の劣化を少なくす
ることの出来るPLL回路を提供することを目的とする。The present invention provides a PLL circuit that has a simple circuit configuration, can lock quickly even when the input frequency changes to either high or low, and can reduce deterioration of the response level in the jitter level and vertical synchronization period. The purpose is to provide.
この発明によるPLL回路は、ループ・フィルタから出
力される第１の電圧制御信号の直流成分の変動値を検出
してこの変動値に応じた電圧信号を出力する変動値検出
器と、変動値検出器より出力される電圧信号の所定の基
準値と比較し、その差の電圧信号をPLL回路の電圧制御
発振器に第２の電圧制御信号として供給する比較器とを
備え、第１および第２の電圧制御信号によって電圧制御
発振器の発振周波数を制御するように構成する。A PLL circuit according to the present invention detects a fluctuation value of a DC component of a first voltage control signal output from a loop filter, and outputs a voltage signal corresponding to the fluctuation value; And a comparator for comparing the voltage signal output from the comparator with a predetermined reference value and supplying a voltage signal of the difference as a second voltage control signal to a voltage controlled oscillator of the PLL circuit. The oscillation frequency of the voltage controlled oscillator is controlled by the voltage control signal.
この構成において、PLL回路に周波数fiの入力信号Si
が入力されると、ループ・フィルタからは入力信号周波
数fiと電圧制御発振器の出力信号周波数foとの位相差に
対応する直流的電圧信号が出力され、第１の電圧制御信
号として電圧制御発振器に入力される。In this configuration, the input signal Si of the frequency fi is supplied to the PLL circuit.
Is input from the loop filter, a DC voltage signal corresponding to the phase difference between the input signal frequency fi and the output signal frequency fo of the voltage controlled oscillator is output. Is entered.
周波数fiと周波数foとの周波数差が大きく、第１の電
圧制御信号の変動が大きい場合には、その変動値が変動
値検出器で検出され、さらに比較器で基準値と比較され
て基準値との差分値が第２の電圧制御信号として電圧制
御発振器に供給される。When the frequency difference between the frequency fi and the frequency fo is large and the fluctuation of the first voltage control signal is large, the fluctuation value is detected by the fluctuation value detector, and further compared with the reference value by the comparator to obtain the reference value. Is supplied to the voltage controlled oscillator as a second voltage control signal.
電圧制御発振器では、第１および第２の電圧制御信号
に対応した出力信号Soを出力し、再び入力信号Siと比較
する。The voltage controlled oscillator outputs an output signal So corresponding to the first and second voltage control signals, and compares the output signal So with the input signal Si again.
この一連の作用をPLL回路がロックするまで続ける
と、第２の電圧制御信号のレベルは出力周波数foが入力
信号周波数fiに近づくにつれて第１の電圧制御信号の直
流レベルがレベル可変範囲のほぼ中点となるように出力
され、回路がロックした後は電圧制御発振器の出力周波
数foは第１の電圧制御信号によってのみ制御される。When this series of operations is continued until the PLL circuit is locked, the level of the second voltage control signal becomes substantially equal to the DC level of the first voltage control signal in the level variable range as the output frequency fo approaches the input signal frequency fi. The output is made to be a point, and after the circuit is locked, the output frequency fo of the voltage controlled oscillator is controlled only by the first voltage control signal.
このように、電圧制御発振器は第１の電圧制御信号の
ほかに第２の電圧制御信号によっても制御されるので、
入力信号Siの周波数fiが大幅に変化しても、PLL回路は
迅速にキャプチャ・レンジに引き込まれ、簡易な構成で
短時間でロックされる。As described above, since the voltage controlled oscillator is controlled by the second voltage control signal in addition to the first voltage control signal,
Even if the frequency fi of the input signal Si changes greatly, the PLL circuit is quickly pulled into the capture range and locked in a short time with a simple configuration.
第１図はこの発明によるPLL回路の一実施例を示すブ
ロック図で、第３図と同一部分には同一符号を付して説
明する。FIG. 1 is a block diagram showing an embodiment of a PLL circuit according to the present invention. The same parts as those in FIG.
この実施例はPLL回路の基本構成である位相比較器1,
チャージポンプ2,ループ・フィルタ3,VCO4および1/N分
周器５に加えて、ループ・フィルタ３から出力される電
圧制御信号Sd1の変動を検出してその変動値に応じた電
圧信号を出力するローパス・フィルタ構成の変動値検出
器21と、変動値検出器21より出力される電圧信号を予め
定めた所定の基準値Vrと比較して、その差を電圧制御信
号Sd2として出力してVCO4に供給する比較器22とを備え
る。In this embodiment, a phase comparator 1, which is a basic configuration of a PLL circuit, is used.
Charge pump 2, in addition to the loop filter 3, VCO 4 and the 1 / N frequency divider 5, a voltage signal corresponding to the change value by detecting the variation of the voltage control signal Sd 1 output from the loop filter 3 a variation detector 21 of the low-pass filter configured to output, as compared with a predetermined reference value Vr which defines a voltage signal output from the fluctuation value detector 21 in advance, and outputs the difference as a voltage control signal Sd 2 And a comparator 22 for supplying to the VCO4.
第２図はVCO4の構成を示す回路図で、このVCO4はルー
プ・フィルタ３から出力される第１の電圧制御信号Sd1
と比較器22から出力される第２の電圧制御信号Sd2とが
発振回路41の制御端子に入力されると共に、バラクタダ
イオード42および43に加わり、バラクタ容量を変化させ
て発振周波数foを制御するように構成されている。FIG. 2 is a circuit diagram showing the configuration of the VCO 4. The VCO 4 is a first voltage control signal Sd 1 output from the loop filter 3.
And the second voltage control signal Sd 2 output from the comparator 22 are input to the control terminal of the oscillation circuit 41 and are applied to the varactor diodes 42 and 43 to change the varactor capacitance to control the oscillation frequency fo. It is configured as follows.
バラクタダイオード42および43に逆電圧を加えると、
加えた電圧に対応して容量が変化する。そこで変動値検
出器21より出力される電圧値に対応してバラクタダイオ
ード43の容量を変化させるにはバイアス電圧を付加する
必要がある。比較器２の基準値Vrは変動値検出器21より
出力される電圧にバイアス電圧（Vr）を付加するバイア
ス電圧に対応する。PLL回路が入力信号Siにロックして
いるときは、ループ・フィルタ３の出力信号Sd1はほと
んど変動しないので、VCO4は信号Sd1によってのみ制御
され、周波数fo（＝Nfi）の出力信号Soを出力する。When a reverse voltage is applied to the varactor diodes 42 and 43,
The capacitance changes according to the applied voltage. Therefore, in order to change the capacitance of the varactor diode 43 according to the voltage value output from the fluctuation value detector 21, it is necessary to add a bias voltage. The reference value Vr of the comparator 2 corresponds to a bias voltage for adding a bias voltage (Vr) to the voltage output from the fluctuation value detector 21. When the PLL circuit is locked to the input signal Si, the output signal Sd 1 of the loop filter 3 is hardly fluctuate, VCO 4 is controlled only by the signal Sd 1, the output signal So of the frequency fo (= Nfi) Output.
入力信号Siが他の信号に切り替わり、周波数fiが変化
すると、位相比較器１からは入力信号周波数fiと分周器
５の出力信号SNの周波数fN（＝fo/N）との周波数差に対
応するビート信号が出力され、チャージポンプ２から位
相差による直流的誤差電圧Scが出力される。この直流的
誤差電圧Scはループ・フィルタ３によって高周波成分が
除去され、電圧制御信号Sd1としてVCO4に入力される。When the input signal Si is switched to another signal and the frequency fi changes, the phase comparator 1 outputs a frequency difference between the input signal frequency fi and the frequency f N (= fo / N) of the output signal SN of the frequency divider 5. Is output, and the charge pump 2 outputs a DC error voltage Sc due to the phase difference. The DC error voltage Sc has its high frequency component removed by the loop filter 3 and is input to the VCO 4 as the voltage control signal Sd1.
また、電圧制御信号Sd1はローパス・フィルタ構成の
変動値検出器21に入力され、変動分に応じた電圧信号に
変換されて比較器22に入力される。比較器22では、この
電圧信号を基準値Vrと比較し、その差分に応じた信号を
電圧制御信号Sd2としてVCO4に供給する。Further, the voltage control signal Sd 1 is input to the fluctuation value detector 21 having a low-pass filter configuration, is converted into a voltage signal corresponding to the fluctuation, and is input to the comparator 22. The comparator 22 compares this voltage signal with the reference value Vr, and supplies a signal corresponding to the difference to the VCO 4 as a voltage control signal Sd2.
VCO4はループ・フィルタ３から入力される電圧制御信
号Sd1と比較器22から入力される電圧制御信号Sd2とによ
ってバラクタダイオード42および43の容量を変化させ、
発振回路41の発振周波数foを制御する。この場合、電圧
制御信号Sd1はループ・フィルタ３のアンプの電源電圧
の中心にレベルを保つようにし、電圧制御信号Sd2は電
圧制御信号Sd1が動作範囲の中心に近づくようにコント
ロールする。The VCO 4 changes the capacitance of the varactor diodes 42 and 43 according to the voltage control signal Sd 1 input from the loop filter 3 and the voltage control signal Sd 2 input from the comparator 22,
The oscillation frequency fo of the oscillation circuit 41 is controlled. In this case, the voltage control signal Sd 1 is to keep the level in the center of the amplifier power supply voltage of the loop filter 3, a voltage control signal Sd 2 is controlled so that the voltage control signal Sd 1 approach the center of the operating range.
こうして得られたVCO4の出力信号Soは分周器５でＮ分
の１に分周された後、位相比較器に比較信号SNとして入
力される。この一連の動作はPLL回路がロックするまで
続けられる。The output signal So of the VCO 4 thus obtained is frequency-divided by the frequency divider 5 to 1 / N , and then input to the phase comparator as the comparison signal SN . This series of operations is continued until the PLL circuit is locked.
このように、VCO4の発振周波数foは電圧制御信号Sd1
のほかに電圧制御信号Sd2によっても制御されるので、
入力信号Siが切り替わり入力信号周波数fiが大幅に変化
しても、PLL回路は迅速にキャプチャ・レンジに引き込
まれ、電圧制御信号Sd1のみによって制御される場合に
比べ短時間でロックすることが出来る。この場合、電圧
制御信号Sd2のレベルはVCO4の発振周波数foが入力信号
周波数fiに近づくにつれて電圧制御信号Sd1の直流レベ
ルがレベル可変範囲のほぼ中点となるように出力され、
PLL回路がロックした後はVCO4は電圧制御信号Sd1によっ
てのみ制御される。Thus, the oscillation frequency fo of the VCO 4 is equal to the voltage control signal Sd 1
Besides since it is controlled by the voltage control signal Sd 2 of
Be varied input signal Si is input signal frequency fi is much switches, PLL circuit is quickly drawn into the capture range can be locked in a shorter time than the case that is controlled only by the voltage control signal Sd 1 . In this case, the level of the voltage control signal Sd 2 is outputted as the DC level of the voltage control signal Sd 1 is substantially middle point of the level variable range as the oscillation frequency fo of the VCO4 approaches the input signal frequency fi,
After the PLL circuit is locked is VCO4 is controlled only by the voltage control signal Sd 1.
この発明によれば、入力信号周波数が変化しても簡易
な構成で迅速にロックすることができ、かつ調整不用な
PLL回路を提供することができるので、例えば水平周波
数の異なる種々の映像信号を受像するマルチ走査形テレ
ビジョン受像機に好適である。ADVANTAGE OF THE INVENTION According to this invention, even if an input signal frequency changes, it can lock quickly with a simple structure, and adjustment is unnecessary.
Since a PLL circuit can be provided, the present invention is suitable for, for example, a multi-scan television receiver that receives various video signals having different horizontal frequencies.
第１図はこの発明によるPLL回路の一実施例を示すブロ
ック図、 第２図は第１図における２入力VCOの構成を示す図、 第３図は従来のPLL回路の構成を示すブロック図であ
る。 １……位相比較器、２……チャージポンプ、３……ルー
プ・フィルタ、４……２入力VCO、５……分周器、21…
…変動値検出器、22……比較器。FIG. 1 is a block diagram showing an embodiment of a PLL circuit according to the present invention, FIG. 2 is a diagram showing a configuration of a two-input VCO in FIG. 1, and FIG. 3 is a block diagram showing a configuration of a conventional PLL circuit. is there. 1 ... phase comparator, 2 ... charge pump, 3 ... loop filter, 4 ... 2 input VCO, 5 ... frequency divider, 21 ...
... fluctuation value detector, 22 ... comparator.
Claims (1)
振器によりPLLループが構成され、前記位相比較器に相
異なる周波数の入力信号が入力されるPLL回路におい
て、 上記ループフィルタから出力される上記電圧制御発振器
の発振周波数制御のための第１の電圧制御信号が入力さ
れ、該第１の電圧制御信号の直流成分の変動値を検出し
てこの変動値に応じた電圧信号を出力する変動値検出器
と、 上記電圧信号を所定の基準値と比較し、その差の電圧信
号を第２の電圧制御信号として上記PLLループの電圧制
御発振器に供給する比較器とを備え、 上記第１の電圧制御信号と共に上記比較器よりの第２の
電圧制御信号によって上記電圧制御発振器の発振周波数
を制御することを特徴とするPLL回路。1. A PLL circuit comprising a phase comparator, a loop filter, and a voltage controlled oscillator, wherein a PLL loop is formed, and input signals having different frequencies are input to the phase comparator, wherein the voltage output from the loop filter is A first voltage control signal for controlling the oscillation frequency of the control oscillator is input, and a fluctuation value detection for detecting a fluctuation value of a DC component of the first voltage control signal and outputting a voltage signal corresponding to the fluctuation value And a comparator for comparing the voltage signal with a predetermined reference value and supplying a voltage signal of the difference as a second voltage control signal to a voltage-controlled oscillator of the PLL loop. A PLL circuit which controls an oscillation frequency of the voltage controlled oscillator by a second voltage control signal from the comparator together with a signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296174A JP2622759B2 (en) | 1989-11-16 | 1989-11-16 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296174A JP2622759B2 (en) | 1989-11-16 | 1989-11-16 | PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159319A JPH03159319A (en) | 1991-07-09 |
| JP2622759B2 true JP2622759B2 (en) | 1997-06-18 |
Family
ID=17830121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296174A Expired - Lifetime JP2622759B2 (en) | 1989-11-16 | 1989-11-16 | PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622759B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126452A (en) * | 1974-08-29 | 1976-03-04 | Fujitsu Ltd | |
| JPS56137737A (en) * | 1980-03-31 | 1981-10-27 | Anritsu Corp | Phase-synchronizing circuit |
-
1989
- 1989-11-16 JP JP1296174A patent/JP2622759B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03159319A (en) | 1991-07-09 |
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