JP2621989B2 - Fading automatic equalizer - Google Patents
Fading automatic equalizerInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、無線伝搬路で発生する選択性フェージン
グを等化した受信信号の周波数特性を平坦化するフェー
ジング自動等化器に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fading automatic equalizer for flattening frequency characteristics of a received signal obtained by equalizing selective fading generated in a radio channel.
第６図は従来のフェージング自動等化器を示す回路図
である。図において、１は受信信号の入力端子、2aは可
変共振回路で構成された等化部で、可変抵抗素子３、共
振器４および可変容量素子５から成っている。また、６
は等化部2aの出力信号のうち特定の３つの周波数成分
f1,f2,f3をそれぞれ通過させる帯域通過フィルタ（検出
部）、７は帯域通過フィルタ６が出力した信号をそれぞ
れ検波して３つのレベル信号を出力する検波器（検出
部）、８はレベル信号にもとづいて可変抵抗素子３を制
御するＲ制御信号31および可変容量素子５を制御するＣ
制御信号51を出力する制御部、13は出力端子である。FIG. 6 is a circuit diagram showing a conventional automatic fading equalizer. In the figure, reference numeral 1 denotes an input terminal of a received signal, and 2a denotes an equalizing unit constituted by a variable resonance circuit, which comprises a variable resistance element 3, a resonator 4, and a variable capacitance element 5. Also, 6
Is three specific frequency components of the output signal of the equalizer 2a
a band-pass filter (detection unit) that passes f 1 , f 2 , and f 3 respectively; a detector (detection unit) 7 that detects signals output from the band-pass filter 6 and outputs three level signals; Are the R control signal 31 for controlling the variable resistance element 3 based on the level signal and the C control for controlling the variable capacitance element 5
A control unit that outputs the control signal 51, and 13 is an output terminal.
次に動作について説明する。選択性フェージングによ
る伝搬路ひずみを受けた受信信号は、帯域阻止波回路
の特性が重畳された周波数特性を有している。周波数特
性にひずみを持つこのような信号は、可変共振回路によ
って等化することができる。第６図に示したフェージン
グ自動等化器は、このような考え方のもとに構成された
もので、可変共振回路が有する帯域通過波特性の中心
周波数および尖鋭度を自動制御し、ひずみを受けた受信
信号の帯域阻止波特性を補正して周波数特性を平坦化
するものである。まず、受信信号は入力端子１に入力す
る。出力端子13側に設けられた帯域通過フィルタ６は、
等化部2aの出力信号に含まれている周波数成分のうち特
定の３周波分を抽出する。つまり、受信信号の周波数特
性のひずみを３周波を用いて監視する。帯域通過フィル
タ６が抽出した周波数成分は、それぞれが検波器７を通
過してそれらの振幅レベルがレベル信号として出力され
る。次に、制御部８は、３つのレベル信号を導入して、
３周波のレベルの大小関係から可変共振回路の中心周波
数および尖鋭度を決定する。そして、制御部８は中心周
波数および尖鋭度が、決定した値になるように、可変抵
抗素子３に対してＲ制御信号31を、また、可変容量素子
５に対してＣ制御信号51を出力する。可変抵抗素子３は
Ｒ制御信号31に応じて抵抗値を変えて、可変共振回路の
尖鋭度を変化させ、可変容量素子５はＣ制御信号51に応
じて容量値を変えて、可変共振回路の中心周波数を変化
させる。Next, the operation will be described. A received signal that has undergone propagation path distortion due to selective fading has frequency characteristics on which characteristics of a band rejection circuit are superimposed. Such a signal having a distortion in the frequency characteristic can be equalized by the variable resonance circuit. The fading automatic equalizer shown in FIG. 6 is configured based on such a concept, and automatically controls the center frequency and sharpness of the band-pass wave characteristic of the variable resonance circuit to reduce distortion. The band rejection characteristic of the received signal is corrected to flatten the frequency characteristic. First, a received signal is input to the input terminal 1. The band-pass filter 6 provided on the output terminal 13 side
Three specific frequency components are extracted from the frequency components included in the output signal of the equalizer 2a. That is, the distortion of the frequency characteristic of the received signal is monitored using three frequencies. Each of the frequency components extracted by the band-pass filter 6 passes through the detector 7, and their amplitude level is output as a level signal. Next, the control unit 8 introduces three level signals,
The center frequency and the sharpness of the variable resonance circuit are determined from the magnitude relationship between the levels of the three frequencies. Then, the control unit 8 outputs the R control signal 31 to the variable resistance element 3 and the C control signal 51 to the variable capacitance element 5 so that the center frequency and the sharpness become the determined values. . The variable resistance element 3 changes the resistance value according to the R control signal 31 to change the sharpness of the variable resonance circuit, and the variable capacitance element 5 changes the capacitance value according to the C control signal 51 to change the resistance value of the variable resonance circuit. Change the center frequency.
ここで、選択性フェージングについて簡単に説明す
る。一般には選択性フェージングは２波干渉フェージン
グで表現することができる。Here, selective fading will be briefly described. Generally, selective fading can be represented by two-wave interference fading.
直接波を、 多重反射波を、 とすると、合成波は、 となる。ここで、τは直接波と多重反射波との伝搬遅延
時間差であり、ρは直接波と多重反射波との振幅比（R/
D）である。Direct waves, Multiple reflected waves, Then, the composite wave is Becomes Here, τ is the propagation delay time difference between the direct wave and the multiple reflected wave, and ρ is the amplitude ratio (R /
D).
従って、伝搬路の振幅特性Ａ（ω）、遅延特性Ｄ
（ω）は、 となる。（４），（５）式中のパラメータは時間的に変
動するが、ρが１に近づいた場合には特定の周波数成分
が著しく減衰して選択性フェージングが発生する。ρを
パラメータとした振幅特性、遅延特性は、第７図および
第８図に示すようになることが知られている。ρ＜１の
場合は最小位相推移形フェージングといい、遅延特性は
負になる。また、ρ＞１の場合は非最小位相推移形フェ
ージングといい、遅延特性は正になり、最小位相推移形
フェージングとは逆の特性となる。共振回路の遅延特性
は正の値となるので、可変共振回路を用いた等化部2a
は、最小位相推移形フェージングについては有効に等化
できる。Therefore, the amplitude characteristic A (ω) of the propagation path and the delay characteristic D
(Ω) is Becomes The parameters in the equations (4) and (5) fluctuate with time, but when ρ approaches 1, a specific frequency component is remarkably attenuated and selective fading occurs. It is known that the amplitude characteristic and the delay characteristic using ρ as a parameter are as shown in FIGS. 7 and 8. If ρ <1, it is called minimum phase transition type fading, and the delay characteristic becomes negative. If ρ> 1, it is referred to as non-minimum phase transition fading, and the delay characteristic is positive, which is opposite to the minimum phase transition fading. Since the delay characteristic of the resonance circuit has a positive value, the equalizer 2a using the variable resonance circuit
Can be effectively equalized for minimum phase transition fading.
なお、以上に述べたフェージング自動等化器に関して
は、「選択性フェージング用振幅等化器」（電子通信学
会論文誌'82/1,Vol.1,J65−B,No.1）に類似の記載があ
る。The automatic fading equalizer described above is similar to the “amplitude equalizer for selective fading” (Transactions of the Institute of Electronics, Information and Communication Engineers, '82 / 1, Vol. 1, J65-B, No. 1). There is a description.
従来のフェージング自動等化器は以上のように構成さ
れているので、ρ＜１の最小位相推定形フェージングに
ついては振幅特性および遅延特性を等化できる、ρ＞１
の非最小位相推移形フェージングについては振幅特性は
等化できても、遅延特性は等化できないという課題があ
った。Since the conventional fading automatic equalizer is configured as described above, the amplitude characteristic and the delay characteristic can be equalized for the minimum phase estimation type fading of ρ <1, ρ> 1
For the non-minimum phase transition type fading, there is a problem that even if the amplitude characteristic can be equalized, the delay characteristic cannot be equalized.
この発明は上記のような課題を解消するためになされ
たもので、非最小位相推移形フェージングについても、
振幅特性および遅延特性を等化できるフェージング自動
等化器を得ることを目的とする。The present invention has been made in order to solve the above problems, and also for non-minimum phase transition type fading,
It is an object of the present invention to obtain a fading automatic equalizer that can equalize an amplitude characteristic and a delay characteristic.
この発明に係るフェージング自動等化器は、等化部
と、この等化部の出力信号をもとにひずみに応じた検出
信号を出力する検出部と、この検出部が出力した検出信
号にもとづいて制御信号を作成し、等化部に与える制御
部とから成る構成において、等化部を、入力信号をＮ系
統（Ｎは正の整数）に分岐させる分岐回路、Ｎ系統の信
号をそれぞれ入力する減算器、これら減算器の出力信号
を制御部が作成した遅延信号で指定された値だけそれぞ
れ遅延させる遅延量調整器、これら遅延量調整器の出力
信号を制御部が作成した振幅調整信号で指定された値の
増幅度でそれぞれ増幅した後に対応する前記減算器に帰
還する振幅調整器、これら振幅調整器の出力信号を前記
遅延信号で指定された値を2i倍（Ｎ系統のそれぞれに第
０系統，第１系統，…のように系統番号を付した場合の
系統番号がｉである。）した値だけ遅延させる第２の遅
延量調整器、これら第２の遅延量調整器の出力信号を前
記振幅調整信号で指定された値の2i乗の増幅度で増幅す
る第２の振幅調整器、およびこれら第２の振幅調整器の
出力信号を加算する合成器を含んで構成したものであ
る。An automatic fading equalizer according to the present invention is based on an equalizer, a detector that outputs a detection signal corresponding to distortion based on an output signal of the equalizer, and a detection signal output by the detector. And a control unit for generating a control signal and providing the control signal to the equalization unit. The equalization unit is provided with a branch circuit for branching an input signal into N systems (N is a positive integer), and N system signals as input. Subtractor, a delay amount adjuster for delaying the output signal of each of these subtracters by a value specified by a delay signal created by the control unit, and an output signal of these delay amount adjuster by an amplitude adjustment signal created by the control unit. An amplitude adjuster that amplifies the signal with a specified amplification degree and feeds back to the corresponding subtractor. The output signals of these amplitude adjusters are multiplied by 2i times the value specified by the delay signal (for each of the N systems, 0 system, 1 system, ... The system number when the system number is assigned is i.), And the output signals of these second delay amount adjusters are designated by the amplitude adjustment signal. It is configured to include a second amplitude adjuster that amplifies the value with the amplification degree of the power of 2i, and a combiner that adds the output signals of these second amplitude adjusters.
この発明における等化器は、制御部が出力した遅延信
号および振幅調整信号を使用して、多重反射波の影響を
除去しうる特性を有する伝達関数を持つように構成され
るので、その出力信号は振幅、遅延量ともに周波数特性
が平坦化される。The equalizer according to the present invention is configured to have a transfer function having a characteristic capable of removing the influence of the multiple reflected waves by using the delay signal and the amplitude adjustment signal output by the control unit. The frequency characteristics of both the amplitude and the delay amount are flattened.
以下、この発明の一実施例を図について説明する。第
１図において、２は等化部、８は制御部であり、９は検
出部を構成する検波器７が出力した３つのレベル信号を
ディジタル値に変換するA/Dコンバータ（A/D）、10はA/
D9の出力値をもとに遅延信号および振幅調整信号に相当
するディジタル値を作成するプロセッサ（CPU）、11は
遅延信号に相当するディジタル値をアナログ信号に変換
するD/Aコンバータ（D/A）、12は振幅調整信号に相当す
るディジタル値をアナログ信号に変換するD/Aコンバー
タ（D/A）である。An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, reference numeral 2 denotes an equalizing unit, 8 denotes a control unit, and 9 denotes an A / D converter (A / D) for converting three level signals output by the detector 7 constituting the detecting unit into digital values. , 10 is A /
A processor (CPU) that creates a digital value corresponding to the delay signal and the amplitude adjustment signal based on the output value of D9, and a D / A converter (D / A) that converts the digital value corresponding to the delay signal into an analog signal ) And 12 are D / A converters (D / A) for converting a digital value corresponding to the amplitude adjustment signal into an analog signal.
また、第２図は等化部２の構成を詳細に示したもので
ある。図において、15は受信信号をＮ系統に分岐させる
Ｎ分配器（分岐回路）、160〜16nはそれぞれ入力した受
信信号と帰還信号との差を出力する減算器、170〜17nは
遅延信号で指定された値（遅延量）だけ、入力した信号
を遅延させる遅延量調節器、180〜18nは振幅調整信号で
指定された値（振幅調整量）を増幅度として遅延量調整
器170〜17nの出力を増幅し、増幅後の信号を帰還信号と
する振幅調整器、190〜19nは帰還信号と同一の信号を入
力して、遅延量の2i倍分の遅延を与える第２の遅延量調
整器である。ここで、ｉは０〜ｎの値をとり、（ｎ＋
１）個設けられた第２の遅延量調整器190〜19nにおい
て、それぞれ異なる値が採用される。また、200〜20nは
第２の遅延量調整器190〜19nから出力された信号を振幅
調整量の2i乗の増幅度で増幅する第２の振幅調整器であ
る。ここで、ｉは０〜ｎの値をとり、接続されている第
２の遅延量調整器190〜19nで採用された値と同一の値で
ある。そして、21は各第２の振幅調整器200〜20nが出力
した値を加算する合成器、22は等化部２の出力端子であ
る。FIG. 2 shows the configuration of the equalizer 2 in detail. In the figure, 15 is an N divider (branch circuit) for branching a received signal into N systems, 160 to 16n are subtracters for outputting the difference between the input received signal and the feedback signal, and 170 to 17n are designated by delay signals. A delay amount adjuster for delaying an input signal by a specified value (delay amount), 180 to 18n output the delay amount adjusters 170 to 17n using a value (amplitude adjustment amount) designated by the amplitude adjustment signal as an amplification degree And an amplitude adjuster that amplifies the signal and uses the amplified signal as a feedback signal. 190 to 19n are second delay adjusters that input the same signal as the feedback signal and provide a delay of 2i times the delay amount. is there. Here, i takes a value from 0 to n, and (n +
1) In the provided second delay amount adjusters 190 to 19n, different values are respectively adopted. Reference numerals 200 to 20n denote second amplitude adjusters for amplifying the signals output from the second delay amount adjusters 190 to 19n with an amplification degree of the 2ith power of the amplitude adjustment amount. Here, i takes a value of 0 to n, and is the same value as the value adopted in the connected second delay amount adjusters 190 to 19n. Reference numeral 21 denotes a combiner for adding the values output from the second amplitude adjusters 200 to 20n, and reference numeral 22 denotes an output terminal of the equalizer 2.
次に動作について説明する。 Next, the operation will be described.
まず、動作原理の概略を説明する。等化部２の出力信
号を直接波と等しくなれば等化できたことになる。直接
波および合成波は、既述の（１）式および（３）式で表
現されるので、等化部２の伝達関数をＨ（ω）とする
と、 となればよい。従って、 となればよい。（７）式を展開すると、 を得る。合成波を入力した場合の回路応答は、 ここで、 また、（９）式は第ｎ項まででとどめている。（10）
式の第１項および第２項の一部は合成波（受信信号）そ
のものを表しているので、（10）式は、第２図に示した
減算器160〜16n、遅延量調整器170〜17nおよび振幅調整
器180〜18nで実現できる。そして、（９）式の第１項は
第２図に示した第１系統（減算器160、遅延量調整器17
0、振幅調整器180、第２の遅延量調整器190および第２
の振幅調整器200から成る系統）で実現できる。同様に
第ｌ項は第ｌ系統（ｌ＝1,…,n＋１）で実現できる。従
って、第１系統〜第（ｎ＋１）系統の出力値の総和は、
（９）式の結果すなわち（６）式の右辺を表しているこ
とになり、合成器21の出力信号は直接波が再生されるも
のになる。First, the outline of the operation principle will be described. If the output signal of the equalizer 2 becomes equal to the direct wave, it means that equalization has been achieved. Since the direct wave and the composite wave are expressed by the above-described equations (1) and (3), if the transfer function of the equalizer 2 is H (ω), It should just be. Therefore, It should just be. Expanding equation (7), Get. The circuit response when a synthetic wave is input is here, Equation (9) is limited to the n-th term. (Ten)
Since a part of the first and second terms of the equation represents the synthesized wave (received signal) itself, the equation (10) represents the subtractors 160 to 16n and the delay amount adjusters 170 to 160 shown in FIG. 17n and amplitude adjusters 180-18n. The first term of equation (9) is the first system (subtractor 160, delay amount adjuster 17) shown in FIG.
0, amplitude adjuster 180, second delay adjuster 190 and second
(A system including the amplitude adjuster 200). Similarly, the first term can be realized by the first system (l = 1,..., N + 1). Therefore, the sum of the output values of the first to (n + 1) th systems is
This indicates the result of equation (9), that is, the right side of equation (6), and the output signal of the synthesizer 21 is a signal from which a direct wave is reproduced.
制御部８が等化部２に与える遅延量および振幅調整量
が（９）式のおよび（10）式に現れるτおよびρに一致
すれば、遅延特性と振幅特性とが共に等化されたことに
なる。そこで、次に制御部８の動作について、第３図お
よび第４図に示したフローチャートを参照して説明す
る。検波器７からは、伝送帯域の中心周波数f2、下部周
波数f1および上部周波数f3における検波信号（レベル信
号）V1,V2,V3が出力されている。これらの値はA/D9でデ
ィジタル値に変換され、CPU10に入力する（ステップST
1）。まず、遅延信号を作成する動作の一例を説明す
る。CPU10はディジタル値に変換されたレベル信号V1,
V2,V3から（V1−V2）−（V3−V2）の演算を行ってＶを
得る（ステップST2）。そして、この演算結果に所定の
値Ａを乗じたものを遅延量制御電圧Ｖτとして、D/A11
に出力する（ステップST3）。D/A11は遅延量制御電圧Ｖ
τをアナログ値にして等化部２に与える。遅延量制御電
圧Ｖτがアナログ変換されたものは、等化部２に与える
遅延量である。なお、ステップST3で用いた値Ａは、実
験等により最適の値が決定される。If the delay amount and the amplitude adjustment amount given to the equalization unit 2 by the control unit 8 match τ and ρ appearing in the expressions (9) and (10), both the delay characteristics and the amplitude characteristics are equalized. become. Therefore, the operation of the control unit 8 will now be described with reference to the flowcharts shown in FIGS. The detector 7 outputs detection signals (level signals) V 1 , V 2 , and V 3 at the center frequency f 2 , the lower frequency f 1, and the upper frequency f 3 of the transmission band. These values are converted to digital values by the A / D 9 and input to the CPU 10 (step ST
1). First, an example of an operation for generating a delay signal will be described. The CPU 10 outputs the level signal V 1 ,
An operation of (V 1 −V 2 ) − (V 3 −V 2 ) is performed from V 2 and V 3 to obtain V (step ST 2). Then, a value obtained by multiplying the calculation result by a predetermined value A is set as a delay amount control voltage Vτ, and D / A11
(Step ST3). D / A11 is delay amount control voltage V
τ is converted into an analog value and supplied to the equalizer 2. The result of analog conversion of the delay amount control voltage Vτ is the delay amount to be given to the equalizer 2. The optimal value A used in step ST3 is determined by experiments or the like.
次に、振幅調整信号を作成する動作の一例を説明す
る。まず、CPU10は振幅制御電圧Ｖρとして初期値Ｖρ
０を出力し（ステップST11）、次いでレベル信号V1,V2,
V3を入力する（ステップS12）。そして、（V1−V2）＋
（V3−V2）の演算を行い、結果をＶ（０）とする（ステ
ップST13）。次に振幅制御電圧ＶρをΔＶρだけ増加さ
せて出力する（ステップST14）。すると、レベル信号
V1,V2,V3はΔＶρの変化に応じて変化するので、新たな
レベル信号V1,V2,V3を入力する（ステップST15）。そし
て、（V1−V2）＋（V3−V2）の演算を行い、結果をＶ
（１）とする（ステップST16）。先に求めたＶ（０）と
ステップST16で求めたＶ（１）との差をとってΔｖとす
る。Δｖ＝０となれば振幅制御電圧Ｖρは変化させず
（ステップST18）、Δｖ＞０ならば、振幅制御電圧Ｖρ
をΔＶρ減少させる（ステップST20）。また、Δｖ＜０
ならばΔＶρ増加させる（ステップST21）。そして、Ｖ
（１）の値をＶ（０）として、ステップST15の処理へも
どる。以上のようにしてCPU10から出力された増幅制御
電圧Ｖρは、D/A12でアナログ値に変換された後、振幅
量として等化部２に与えられる。そして、Δｖ＝０とな
る振幅量が最終的な振幅量となっている。なお、初期値
Ｖρ０および振幅制御電圧Ｖρを調整していく値ΔＶρ
は、実験等で決定される。以上の説明において、検出部
は３周波を入力する構成としたが、入力する周波数成分
はこれより多数であってもよい。Next, an example of an operation for creating an amplitude adjustment signal will be described. First, the CPU 10 sets the initial value Vρ as the amplitude control voltage Vρ.
0 (step ST11), and then the level signals V 1 , V 2 ,
Inputting a V 3 (step S12). And (V 1 −V 2 ) +
The calculation of (V 3 −V 2 ) is performed, and the result is set to V (0) (step ST13). Next, the amplitude control voltage Vρ is increased by ΔVρ and output (step ST14). Then, the level signal
Since V 1 , V 2 and V 3 change according to the change of ΔVρ, new level signals V 1 , V 2 and V 3 are input (step ST15). Then, the calculation of (V 1 −V 2 ) + (V 3 −V 2 ) is performed, and the result is expressed by V
(1) (step ST16). The difference between V (0) previously obtained and V (1) obtained in step ST16 is taken as Δv. If Δv = 0, the amplitude control voltage Vρ is not changed (step ST18), and if Δv> 0, the amplitude control voltage Vρ
Is decreased by ΔVρ (step ST20). Δv <0
Then, ΔVρ is increased (step ST21). And V
The value of (1) is set to V (0), and the process returns to step ST15. The amplification control voltage Vρ output from the CPU 10 as described above is converted into an analog value by the D / A 12, and then supplied to the equalizer 2 as an amplitude. Then, the amplitude amount at which Δv = 0 is the final amplitude amount. The value ΔVρ for adjusting the initial value Vρ 0 and the amplitude control voltage Vρ
Is determined by experiments or the like. In the above description, the detection unit is configured to input three frequencies, but the number of input frequency components may be larger.
なお、上記実施例では等化部２の出力側に帯域通過フ
ィルタ６と検波器７とを設けたものを示したが、これら
に換えて、復調部22で復調したディジタル信号を導入す
る符号誤り率監視部23を設けてもよい。このように構成
したものを第５図に示す。第５図において、24はCPU10
の入出力部（I/O）、25は復調信号の出力端子である。
このように構成した場合には、まず、符号誤り率監視部
23は、復調信号のエラーチェックを行って誤り率をI/O2
4を介してCPU10に出力する。CPU10は入力した誤り率に
応じて適当に遅延量と振幅量とを上下に振って等化部２
に与える。そして、再度、符号誤り率監視部23から誤り
率を入力して、誤り率が低下する方向に遅延量と振幅量
とを調整する。In the above embodiment, the bandpass filter 6 and the detector 7 are provided on the output side of the equalizer 2. However, instead of these, a code error for introducing a digital signal demodulated by the demodulator 22 is introduced. A rate monitoring unit 23 may be provided. FIG. 5 shows such a configuration. In FIG. 5, 24 is the CPU 10
An input / output unit (I / O) 25 is an output terminal for a demodulated signal.
In the case of such a configuration, first, the bit error rate monitoring unit
23 checks the error rate of the demodulated signal and sets the error rate to I / O2
Output to CPU 10 via 4. The CPU 10 appropriately raises and lowers the delay amount and the amplitude amount according to the input error rate, and
Give to. Then, the error rate is input again from the bit error rate monitoring unit 23, and the delay amount and the amplitude amount are adjusted in a direction in which the error rate decreases.
また、上記各実施例では等化部２の出力信号をもと
に、この出力信号の特定の周波数成分を検波して作成し
たレベル信号V1,V2,V3や、出力信号を復調したものから
算出した誤り率を入力してプロセッサ回路で遅延量およ
び振幅量を決定するものを例示したが、遅延量および振
幅量を出力できるものであれば、他の構成であってもよ
く、上記各実施例と同様の効果を奏する。Further, the above embodiments on the basis of the output signal of the equalizer 2, a particular level signal V 1 that was created by detecting a frequency component, V 2, V 3 and the output signal, and demodulates the output signal Although an example in which the error rate calculated from the input is input and the delay amount and the amplitude amount are determined by the processor circuit is illustrated, other configurations may be used as long as the delay amount and the amplitude amount can be output. The same effects as those of the embodiments can be obtained.
以上のように、この発明によれば、フェージング自動
等化器を、減算器、遅延量調整器および振幅調整器によ
る等化部を設け、遅延量と振幅量とを等化部に入力して
等化するように構成したので、ρ＞１の非最小位相推移
形フェージングについても遅延特性と振幅特性とを等化
ができるものが得られる効果がある。As described above, according to the present invention, a fading automatic equalizer is provided with an equalizer including a subtractor, a delay amount adjuster and an amplitude adjuster, and the delay amount and the amplitude amount are input to the equalizer. Since it is configured to equalize, there is an effect that a non-minimum phase transition type fading of ρ> 1 can be obtained in which the delay characteristic and the amplitude characteristic can be equalized.
第１図はこの発明の一実施例によるフェージング自動等
化器を示すブロック図、第２図は等化部の構成を示すブ
ロック図、第３図および第４図は制御部の動作の一例を
示すフローチャート、第５図はこの発明の他の実施例に
よるフェージング自動等化器を示すブロック図、第６図
は従来のフェージング自動等化器を示すブロック図、第
７図は振幅−周波数特性を示す特性図、第８図は遅延−
周波数特性を示す特性図である。 ２は等化部、６は帯域通過フィルタ（検出部）、７は検
波器（検出部）、８は制御部、15はＮ分配器（分岐回
路）、160〜16nは減算器、170〜17nは遅延量調整器、18
0〜18nは振幅調整器、190〜19nは第２の遅延量調整器、
200〜20nは第２の振幅調整器、21は合成器。 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a block diagram showing a fading automatic equalizer according to an embodiment of the present invention, FIG. 2 is a block diagram showing a configuration of an equalizer, and FIGS. 3 and 4 show an example of the operation of a controller. FIG. 5 is a block diagram showing a fading automatic equalizer according to another embodiment of the present invention, FIG. 6 is a block diagram showing a conventional fading automatic equalizer, and FIG. The characteristic diagram shown in FIG.
FIG. 4 is a characteristic diagram illustrating frequency characteristics. 2 is an equalizer, 6 is a band-pass filter (detector), 7 is a detector (detector), 8 is a controller, 15 is an N divider (branch circuit), 160 to 16n are subtractors, 170 to 17n Is the delay adjuster, 18
0 to 18n are amplitude adjusters, 190 to 19n are second delay amount adjusters,
200 to 20n are second amplitude adjusters, 21 is a synthesizer. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
等化部と、前記等化部の出力信号を入力して、前記入力
信号のひずみに応じた検出信号を出力する検出部と、前
記検出部が出力した前記検出信号にもとづいて、前記検
出信号で表示される前記入力信号のひずみが最小となる
制御信号を前記等化部に与える制御部とを備えたフェー
ジング自動等化器において、前記等化部は、前記入力信
号を複数の信号に分岐させる分岐回路と、前記複数の信
号をそれぞれ入力する減算器と、これら減算器の出力信
号を前記制御信号である遅延信号で指定された量だけそ
れぞれ遅延させる遅延量調整器と、これら遅延量調整器
の出力信号を前記制御信号である振幅調整信号で指定さ
れた量の増幅度でそれぞれ増幅した後に対応する前記減
算器に帰還する振幅調整器と、これら振幅調整器の出力
信号を前記遅延信号で指定された量に零から連続する偶
数であってそれぞれ異なる偶数を乗じた量だけ遅延させ
る第２の遅延量調整器と、これら第２の遅延量調整器の
出力信号に前記振幅調整信号で指定された量を前記偶数
の回数だけ自乗した量の増幅度でそれぞれ増幅する第２
の振幅調整器と、これら第２の振幅調整器の出力信号を
加算する合成器とを有することを特徴とするフェージン
グ自動等化器。An equalizer for equalizing a distortion of a frequency characteristic of an input signal, a detector for receiving an output signal of the equalizer, and outputting a detection signal corresponding to the distortion of the input signal; A fading automatic equalizer comprising: a control unit that provides a control signal to the equalization unit that minimizes distortion of the input signal displayed by the detection signal based on the detection signal output by the detection unit. The equalizer includes a branching circuit that branches the input signal into a plurality of signals, a subtractor that inputs the plurality of signals, and an output signal of the subtractor that is designated by the delay signal that is the control signal. Delay amount adjusters for respectively delaying the output signals by an amount corresponding to the delay amount, and amplifying the output signals of these delay amount adjusters by the amount of amplification specified by the amplitude adjustment signal, which is the control signal, and then feeding back to the corresponding subtractor. Shake A second delay amount adjuster for delaying an output signal of the amplitude adjuster by an amount multiplied by an even number that is continuous from zero and an even number different from the amount specified by the delay signal, and a second delay amount adjuster; Amplifying the amount specified by the amplitude adjustment signal to the output signal of the delay amount adjuster with an amplification degree of the square of the even number of times.
An automatic fading equalizer characterized by having an amplitude adjuster of (1) and a combiner for adding the output signals of these second amplitude adjusters.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20525289A JP2621989B2 (en) | 1989-08-08 | 1989-08-08 | Fading automatic equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20525289A JP2621989B2 (en) | 1989-08-08 | 1989-08-08 | Fading automatic equalizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0369216A JPH0369216A (en) | 1991-03-25 |
| JP2621989B2 true JP2621989B2 (en) | 1997-06-18 |
Family
ID=16503910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20525289A Expired - Lifetime JP2621989B2 (en) | 1989-08-08 | 1989-08-08 | Fading automatic equalizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621989B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220429A (en) | 1997-11-13 | 1999-08-10 | Matsushita Electric Ind Co Ltd | Adaptive equalizer |
| US7330068B2 (en) * | 2002-04-16 | 2008-02-12 | Bose Corporation | Adjusting coefficients of a filter |
-
1989
- 1989-08-08 JP JP20525289A patent/JP2621989B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369216A (en) | 1991-03-25 |
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