JP2620067B2 - Power supply - Google Patents
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は、電源装置、特にフライバック方式電源装置
における制御方式に関するものである。Description: TECHNICAL FIELD The present invention relates to a power supply device, particularly to a control method in a flyback power supply device.
従来、フライバック方式を使用したこの種の高圧発生
回路においては、フライバックトランス(水平偏向出力
変成器)とその周辺要素部品から定まる共振周期でフラ
イバック電圧が発生することは周知のとおりである。し
たがって、上記回路を効率的に作動させるめに、共振周
期Tを求め、その値を基準として、半導体スイッチング
素子のオフ時間T OFFを次に示す関係により決定し、回
路設計を行う必要がある。Conventionally, in this type of high-voltage generation circuit using a flyback method, it is well known that a flyback voltage is generated at a resonance cycle determined by a flyback transformer (horizontal deflection output transformer) and its peripheral components. . Therefore, in order to operate the circuit efficiently, it is necessary to determine the resonance period T, determine the off-time T OFF of the semiconductor switching element based on the resonance period T based on the following relationship, and design the circuit.
T/2≦T OFF<T しかしながら、仮に上述のような設計を行ったとして
も、例えば周囲温度や負荷の変動、さらにフライバック
トランスのインダクタンス等の特性のばらつき等によっ
て、上記共振周期Tが変動し、T OFF<T/2のオン期間
中、第1図(スイッチング(素子)トランジスタのコレ
クタ電圧波形図aとコレクタ電流波形図b)に示すよう
に、共振波形の波幅部でスイッチング素子にオン・タイ
ミングを与えたり(点線)、またT OFF>Tのオフ期間
中、第2図(スイッチングトランジスタのコレクタ電圧
波形図とコレクタ電流波形図b)に示すように、第2波
形図の波幅が発生する(点線)という現象を生ずること
がしばしばあった。T / 2 ≦ T OFF <T However, even if the above-described design is performed, the resonance period T fluctuates due to, for example, variations in ambient temperature and load, and variations in characteristics such as the inductance of the flyback transformer. Then, during the ON period of T OFF <T / 2, as shown in FIG. 1 (collector voltage waveform diagram a and collector current waveform diagram b of the switching (device) transistor), the switching device is turned on at the wave width portion of the resonance waveform. When the timing is given (dotted line) or during the OFF period of T OFF> T, the waveform width of the second waveform diagram occurs as shown in FIG. 2 (collector voltage waveform diagram and collector current waveform diagram b of the switching transistor). (Dotted line).
このようなときに上記波形をそのまま流す(ターンオ
ンする)と、発生電圧が極めて低インピーダンス源とな
っているため、スイッチングトランジスタに重大な損傷
を与えるという結果を生じていた。In such a case, if the waveform is passed as it is (turned on), the generated voltage is an extremely low impedance source, which results in serious damage to the switching transistor.
本発明は、以上のような従来例の問題点にかんがみて
なされたもので、半導体スイッチング素子損傷等の欠点
を解消するとともに、設計者は、フライバックトランス
の特性のばらつきや種別等に拘束されることなく回路設
計ができ、従来極めて困難であったこの種の回路の標準
化をも可能とする電源回路の提供を目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems of the conventional example, and eliminates disadvantages such as damage to semiconductor switching elements, and allows designers to be restricted by variations and types of characteristics of flyback transformers. It is an object of the present invention to provide a power supply circuit which can be designed without any circuit and can standardize this kind of circuit which has been extremely difficult in the past.
さらに詳細に言えば、フライバックトランスの1次巻
線側に接続された半導体スイッチング素子(実施例では
トランジスタ2に対応)の、オフ期間におけるフライバ
ック電圧波形の低電位点を検出する検出手段(実施例で
は低電位検出回路9に対応)と、該検出手段の検出信号
により、前記半導体スイッチング素子をオンする制御手
段(実施例ではフリップフロップ20,タイマA7に対応)
と、前記検出手段が低電位点で検出できなかった場合、
前回の半導体スイッチング素子のスイッチングに同期し
て強制的に前記半導体スイッチング素子をオンとする手
段(実施例ではタイマB11,ORゲート12に対応)とを備え
たことを特徴とする電源装置の提供を目的としている。More specifically, detection means (for detecting the low potential point of the flyback voltage waveform in the off period of the semiconductor switching element (corresponding to the transistor 2 in the embodiment) connected to the primary winding side of the flyback transformer) Control means for turning on the semiconductor switching element according to a detection signal of the detection means (corresponding to the flip-flop 20 and the timer A7 in the embodiment);
And if the detection means could not detect at the low potential point,
Means for forcibly turning on the semiconductor switching element in synchronization with the previous switching of the semiconductor switching element (corresponding to the timer B11 and the OR gate 12 in the embodiment). The purpose is.
以下に本発明を実施例に基づいて説明する。第3図
は、本発明による一実施例回路のブロック図である。1
はフライバックトランス、2は、このフライバックトラ
ンス1の1次巻線側に接続されたスイッチングトランジ
スタ、3は、フライバックトランス1の1次巻線側に接
続されて共振周波数を決定する共振コンデンサ、4はス
イッチングトランジスタのコレクタ側端に接続されたダ
ンパダイオード、5は出力電流設定値、6は、この設定
値入力と、出力電流検出抵抗8による出力検出値とを比
較して増幅する誤差増幅器、7は、その誤差出力信号レ
ベルに対応するオン時間を発生するタイマ回路A、9
は、スイッチングトランジスタ2と接続されて、フライ
バック電圧波形のゼロクロスタイミングを検出するため
の低電位(ゼロレベル)検出回路、10は、その低電位検
出信号を受けてセットされ(S)、タイマ回路A7の出力
によりセットされる(R)フリップフロップ回路であ
る。また、12はORゲート回路、13は増幅回路、14は駆動
電源、15は、本電源回路の出力端子である。Hereinafter, the present invention will be described based on examples. FIG. 3 is a block diagram of a circuit according to an embodiment of the present invention. 1
Is a flyback transformer, 2 is a switching transistor connected to the primary winding side of the flyback transformer 1, and 3 is a resonance capacitor connected to the primary winding side of the flyback transformer 1 and determines a resonance frequency. 4 is a damper diode connected to the collector side of the switching transistor, 5 is an output current set value, and 6 is an error amplifier that compares and amplifies the set value input with the output detected value by the output current detection resistor 8. , 7 are timer circuits A, 9 for generating an on-time corresponding to the error output signal level.
Is a low-potential (zero-level) detection circuit connected to the switching transistor 2 for detecting zero-cross timing of the flyback voltage waveform, and 10 is set in response to the low-potential detection signal (S), and a timer circuit is set. This is an (R) flip-flop circuit set by the output of A7. Reference numeral 12 denotes an OR gate circuit, reference numeral 13 denotes an amplifier circuit, reference numeral 14 denotes a drive power supply, and reference numeral 15 denotes an output terminal of the power supply circuit.
次に本実施例回路の動作を説明する。第4図に各部動
作波形図を示す。駆動電源14から電圧が供給されると、
初期の出力電流検出値はゼロであるため(第4図g)、
設定値5との誤差出力レベルは最大となる。したがっ
て、タイマA7は最大のオン時間幅が送出され(第4図
b)、増幅回路13を介して、スイッチングトランジスタ
2を導通させ、一定時間後にオフとなる。このときスイ
ッチングトランジスタ2のコレクタ電圧/電流各波形図
を第4図e,fに示す。Next, the operation of the circuit of this embodiment will be described. FIG. 4 shows an operation waveform diagram of each part. When a voltage is supplied from the drive power supply 14,
Since the initial output current detection value is zero (FIG. 4g),
The error output level from the set value 5 becomes the maximum. Therefore, the maximum on-time width of the timer A7 is transmitted (FIG. 4b), the switching transistor 2 is turned on via the amplifier circuit 13, and is turned off after a certain time. At this time, respective waveform diagrams of the collector voltage / current of the switching transistor 2 are shown in FIGS.
上記スイッチングトランジスタ2の導通オフ後のコレ
クタ電圧波形eは、フライバックトランス1の1次側換
算等価インダクタンスと共振コンデンサ3とで決定され
る固有周期で振動を開始し、第4図A点を通過するとき
ゼロレベルが検出され(第4図c)、フリップフロップ
回路10をセットする。ここにおいて、フリップフロップ
回路10出力dとタイマB11出力aは、ORゲート12を介し
てタイマA7のトリガ入力となっているが、タイマB11
は、電源電圧立上がり時、または負荷異常等により波形
のゼロレベル検出が行われないときはタイマアウトし
て、タイマA7をトリガするよう構成してある。The collector voltage waveform e after the switching transistor 2 is turned off starts oscillating at a natural period determined by the primary-side equivalent inductance of the flyback transformer 1 and the resonance capacitor 3, and passes the point A in FIG. Then, the zero level is detected (FIG. 4c), and the flip-flop circuit 10 is set. Here, the output d of the flip-flop circuit 10 and the output a of the timer B11 are the trigger input of the timer A7 via the OR gate 12, but the timer B11
Is configured such that when the power supply voltage rises, or when the zero level of the waveform is not detected due to a load abnormality or the like, the timer is out and the timer A7 is triggered.
したがって、上記フリップフロップ回路10の入力d
は、タイマA7がトリガし、誤差信号に対応したオン時間
パルスを送出する。なお、タイマA7の出力は、タイマB1
1のトリガとフリップフロップ10のリセット信号(R)
となっているため、タイマA7起動直後にフリップフロッ
プ回路10は初期化される。Therefore, the input d of the flip-flop circuit 10
Triggers the timer A7 and sends an on-time pulse corresponding to the error signal. The output of timer A7 is
1 trigger and flip-flop 10 reset signal (R)
Therefore, the flip-flop circuit 10 is initialized immediately after the activation of the timer A7.
上記の一連の繰返し動作により、出力電流は急速に設
定値5に到達するよう追従する。また、スイッチングト
ランジスタ2は、フライバック波形の波節部でオンする
ため、フライバックトランス1と共振コンデンサ3とで
自動的に最良点に達する。By the above series of repetitive operations, the output current follows quickly to reach the set value 5. Further, since the switching transistor 2 is turned on at the node of the flyback waveform, the optimum point is automatically reached by the flyback transformer 1 and the resonance capacitor 3.
上記実施例においては、コンバータ出力電流を制御し
ているが、電流の代りに電圧の検出を行い、出力電圧を
制御するようにしても同様の効果が得られる。In the above embodiment, the converter output current is controlled. However, the same effect can be obtained by detecting the voltage instead of the current and controlling the output voltage.
以上説明してきたように、本発明によれば、フライバ
ック方式電源装置における半導体スイッチング素子のオ
フ期間のフライバック電圧の波形の低電位点を検出し、
その検出信号により上記スイッチング素子をオンするよ
うに構成したため、周囲温度、負荷変動、フライバック
トランスの特性のばらつき等に拘束されることがなく回
路の標準化が可能となり、かつ前記スイッチング素子を
も損傷するおそれのない信頼性の高い電源を供給するこ
とが可能となった。As described above, according to the present invention, the low potential point of the flyback voltage waveform during the off period of the semiconductor switching element in the flyback power supply device is detected,
Since the switching element is turned on by the detection signal, the circuit can be standardized without being restricted by ambient temperature, load fluctuation, variation in characteristics of the flyback transformer, and the switching element can be damaged. This makes it possible to supply a highly reliable power supply that is not likely to be generated.
さらに、低電位検出手段が低電位検出できなかった場
合に、前回の半導体スイッチング素子のスイッチングに
同期して強制的に半導体スイッチング素子をオンする手
段を設けたので、負荷条件によってはフライバック電圧
が低電位に低下しない場合にもトランスの安定出力動作
が正確に補償され、極めて有効である。Further, when the low-potential detecting means cannot detect the low-potential, means for forcibly turning on the semiconductor switching element in synchronization with the previous switching of the semiconductor switching element is provided. Even when the potential does not drop to a low potential, the stable output operation of the transformer is accurately compensated, which is extremely effective.
第1図および第2図はそれぞれ従来回路のスイッチング
素子のコレクタ電圧/電流の各波形図、第3図は、本発
明による一実施例回路のブロック図、第4図は、同実施
例の各部動作波形図である。 1……フライバックトランス 2……半導体スイッチング素子(トランジスタ) 3……共振コンデンサ 5……出力電流設定値 9……低電位(ゼロレベル)検出回路 15……出力端子1 and 2 are each a waveform diagram of the collector voltage / current of the switching element of the conventional circuit, FIG. 3 is a block diagram of a circuit according to an embodiment of the present invention, and FIG. It is an operation waveform diagram. DESCRIPTION OF SYMBOLS 1 ... Flyback transformer 2 ... Semiconductor switching element (transistor) 3 ... Resonant capacitor 5 ... Output current setting value 9 ... Low potential (zero level) detection circuit 15 ... Output terminal
Claims (1)
トランスの一次巻線側に接続された半導体スイッチング
素子の、オフ期間におけるフライバック電圧波形の低電
位点を検出する低電位検出手段と、前記フライバックト
ランスの2次側の出力レベルを検出する出力検出手段
と、前記低電位検出手段の検出出力に同期して前記出力
検出手段の検出値と目標値との差分に基づいた時間前記
スイッチング素子をオンする制御手段と、前記低電位検
出手段が低電位点を検出できなかった場合、前回の前記
半導体スイッチング素子のスイッチングに同期して所定
時間後強制的に前記半導体スイッチング素子を前記差分
に基づいた時間オンする手段とを備えたことを特徴とす
る電源装置。In a voltage resonance type power supply, low potential detecting means for detecting a low potential point of a flyback voltage waveform in an off period of a semiconductor switching element connected to a primary winding of a flyback transformer; An output detecting means for detecting an output level on the secondary side of the flyback transformer, and a time based on a difference between a detection value of the output detecting means and a target value in synchronization with a detection output of the low potential detecting means. Control means for turning on the semiconductor switching element, and when the low potential detecting means fails to detect the low potential point, forcibly after a predetermined time in synchronization with the previous switching of the semiconductor switching element, the semiconductor switching element is forcibly set based on the difference. Means for turning on for an extended period of time.
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---|---|---|---|
JP61022191A JP2620067B2 (en) | 1986-02-05 | 1986-02-05 | Power supply |
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JPS62181577A JPS62181577A (en) | 1987-08-08 |
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JP4850370B2 (en) * | 2001-09-20 | 2012-01-11 | 三菱電機株式会社 | Elevator counterweight |
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JPS59157725A (en) * | 1983-02-26 | 1984-09-07 | Hayashibara Takeshi | Conduction phase controller of ac signal |
-
1986
- 1986-02-05 JP JP61022191A patent/JP2620067B2/en not_active Expired - Lifetime
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JPS62181577A (en) | 1987-08-08 |
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