JP2617972B2 - Method for manufacturing semiconductor integrated circuit device - Google Patents
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-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、ダイナ
ミック型ランダムアクセスメモリ及び不揮発性メモリを
有する半導体集積回路装置に適用して有効な技術に関す
るものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a technology effective when applied to a semiconductor integrated circuit device having a dynamic random access memory and a nonvolatile memory. It is.
マイクロコンピュータを内蔵する半導体集積回路装置
は、マイクロコンピュータの記憶部としてRAM（Ｒandom
Ａccess Ｍemory）及びROM（Ｒead Ｏnly Ｍemory）を
有している。RAMとしてはＳ（Ｓtatic）RAMが搭載さ
れ、そのメモリセル（記憶素子）は６個のMOSFET（6MOS
構成）で構成されている。ROMとしてはマスクROM、EP
（Ｅrasable Ｐrogrammable）ROM或はEEP（Ｅlectrical
ly Ｅrasable Ｐrogrammable）ROMが搭載されている。E
EPROMはFLOTOX（Floating Gate Ｔunnel Oxide）構造の
メモリセルが使用されている。A semiconductor integrated circuit device incorporating a microcomputer has a RAM ( R andom) as a storage unit of the microcomputer.
And a A ccess M emory) and ROM (R ead O nly M emory ). The RAM is mounted S (S Tatic) RAM, the memory cell (memory element) is six MOSFET (sixth MOS
Configuration). Mask ROM, EP as ROM
(E rasable P rogrammable) ROM or EEP (E lectrical
ly E rasable P rogrammable) ROM is mounted. E
EPROM is FLOTOX (Flo ating Gate T unnel Ox ide) memory cell structures are used.
このように構成される半導体集積回路装置は、RAMと
して用いるSRAMのメモリセルを6MOS構造で構成している
ので、メモリセル面積が増大し集積度が低下する。そこ
で、この種の半導体集積回路装置のRAMとして、SRAMに
代えてＤ（Dynamic）RAMを用いる提案がある。例えば、
日経マグロウヒル社発行、日経マイクロデバイス、1987
年７月号、第71頁乃至第73頁。この提案された半導体集
積回路装置のDRAMは、メモリセルをメモリセル選択用MO
SFETと情報蓄積用容量素子との直列回路で構成してい
る。情報蓄積用容量素子は、半導体基板の主面部に形成
したｎ型半導体領域（下部電極）、誘電体膜、プレート
電極（上部電極）の夫々を順次積層した、所謂プレーナ
構造で構成されている。In the semiconductor integrated circuit device configured as described above, since the memory cells of the SRAM used as the RAM are configured with the 6MOS structure, the memory cell area increases and the degree of integration decreases. Therefore, there is a proposal to use a D (Dynamic) RAM instead of the SRAM as the RAM of this type of semiconductor integrated circuit device. For example,
Published by Nikkei McGraw-Hill, Nikkei Micro Device, 1987
July, pp. 71-73. The DRAM of the proposed semiconductor integrated circuit device uses a memory cell for selecting a memory cell.
It consists of a series circuit of an SFET and an information storage capacitor. The information storage capacitor has a so-called planar structure in which an n-type semiconductor region (lower electrode), a dielectric film, and a plate electrode (upper electrode) formed on the main surface of the semiconductor substrate are sequentially stacked.
この半導体集積回路装置は、DRAMのメモリセルの素子
数が少ないので、メモリセル面積を縮小し、集積度を向
上することができる特徴がある。This semiconductor integrated circuit device has a feature that since the number of elements of the DRAM memory cell is small, the memory cell area can be reduced and the degree of integration can be improved.
また、前記半導体集積回路装置は、EEPROMのFLOTOX構
造のメモリセルの製造工程の一部を利用してDRAMのメモ
リセルを形成しているので、製造工程を低減することが
できる特徴がある。この半導体集積回路装置は前述のよ
うにDRAM、EEPROM及び周辺回路を構成するMISFETを搭載
しており、これらの素子の製造方法は以下のとおりであ
る。Further, the semiconductor integrated circuit device has a feature that the number of manufacturing steps can be reduced because a DRAM memory cell is formed by using a part of the manufacturing process of the memory cell having the FLOTOX structure of the EEPROM. This semiconductor integrated circuit device has a DRAM, an EEPROM, and MISFETs constituting peripheral circuits as described above, and the method of manufacturing these elements is as follows.
まず、EEPROMのFLOTOX構造のメモリセルのフローティ
ングゲート電極形成領域において、半導体基板主面部に
ゲート絶縁膜を形成する。First, a gate insulating film is formed on a main surface portion of a semiconductor substrate in a floating gate electrode formation region of a memory cell having a FLOTOX structure of an EEPROM.
次に、前記ゲート絶縁膜の一部分を除去し、前記ゲー
ト絶縁膜よりも薄い膜厚のトンネル酸化珪素膜を形成す
る。Next, a part of the gate insulating film is removed to form a tunnel silicon oxide film having a smaller thickness than the gate insulating film.
次に、前記ゲート絶縁膜上及びトンネル酸化珪素膜上
にフローティングゲート電極を形成する。Next, a floating gate electrode is formed on the gate insulating film and the tunnel silicon oxide film.
次に、前記フローティングゲート電極上にゲート絶縁
膜を形成する。この工程を利用し、その工程と同一製造
工程によって、DRAMのメモリセルの情報蓄積用容量素子
の誘電体膜（酸化珪素膜）及び周辺回路のMISFETのゲー
ト絶縁膜を形成する。Next, a gate insulating film is formed on the floating gate electrode. Utilizing this process, a dielectric film (silicon oxide film) of an information storage capacitor of a memory cell of a DRAM and a gate insulating film of a MISFET of a peripheral circuit are formed by the same manufacturing process as that process.
次に、前記FLOTOX構造のメモリセルのフローティング
ゲート電極上にゲート絶縁膜を介在させてコントロール
ゲート電極を形成する。この工程を利用し、その工程と
同一製造工程によって、DRAMのメモリセルの情報蓄積用
容量素子の誘電体膜上にプレート電極（上部電極）及び
周辺回路のMISFETのゲート絶縁膜上にゲート電極を形成
する。Next, a control gate electrode is formed on the floating gate electrode of the memory cell having the FLOTOX structure with a gate insulating film interposed. Using this process, a plate electrode (upper electrode) is formed on the dielectric film of the information storage capacitor element of the DRAM memory cell and a gate electrode is formed on the gate insulating film of the MISFET of the peripheral circuit by the same manufacturing process as that process. Form.
前記情報蓄積用容量素子の誘電体膜は、前述のよう
に、FLOTOX構造のメモリセルのフローティングゲート電
極とコントロールゲート電極との間のゲート絶縁膜及び
周辺回路のMISFETのゲート絶縁膜と同一製造工程によっ
て形成されている。FLOTOX構造のメモリセルのコントロ
ールゲート電極には情報の書込動作、読打動作及び消去
動作に必要な比較的高い電圧が印加されるので、コント
ロールゲート電極下のゲート絶縁膜は薄い膜厚で形成す
ることができない。また、周辺回路のMISFETのゲート電
極には通常５［Ｖ］程度の動作電圧が印加されるので、
ゲート電極下のゲート絶縁膜を薄い膜厚で形成すること
ができない。したがって、前記ゲート絶縁膜と同一製造
工程で形成される情報蓄積用容量素子の誘電体膜は、前
記ゲート絶縁膜と実質的に同一の厚い膜厚で形成され
る。このため、DRAMのメモリセルの情報蓄積用容量素子
に蓄積される電荷量が低下し、電荷量を増加するには情
報蓄積用容量素子の占有面積が増大する。この結果、RA
Mの占有面積が増大するので、半導体集積回路装置の集
積度が低下する。As described above, the dielectric film of the information storage capacitor element has the same manufacturing process as the gate insulating film between the floating gate electrode and the control gate electrode of the FLOTOX structure memory cell and the gate insulating film of the MISFET of the peripheral circuit. Is formed by Since a relatively high voltage required for writing, reading, and erasing information is applied to the control gate electrode of the FLOTOX memory cell, the gate insulating film under the control gate electrode is formed with a small thickness Can not do it. Also, since an operating voltage of about 5 [V] is normally applied to the gate electrode of the MISFET of the peripheral circuit,
The gate insulating film below the gate electrode cannot be formed with a small thickness. Therefore, the dielectric film of the information storage capacitor formed in the same manufacturing process as the gate insulating film is formed to have substantially the same thickness as the gate insulating film. Therefore, the amount of charge stored in the information storage capacitor of the memory cell of the DRAM decreases, and the area occupied by the information storage capacitor increases to increase the charge. As a result, RA
Since the area occupied by M increases, the degree of integration of the semiconductor integrated circuit device decreases.
また、前記DRAMのメモリセルの情報蓄積用容量素子の
電荷量を増加するためには、FLOTOX構造の前記ゲート絶
縁膜及び周辺回路のMISFETのゲート絶縁膜と別の製造工
程で誘電体膜を形成する必要がある。このため、集積度
を向上するには半導体集積回路装置の製造工程が増加す
る。In order to increase the charge amount of the information storage capacitor of the memory cell of the DRAM, a dielectric film is formed in a different manufacturing process from the gate insulating film of the FLOTOX structure and the gate insulating film of the MISFET of the peripheral circuit. There is a need to. Therefore, in order to improve the degree of integration, the number of manufacturing steps of the semiconductor integrated circuit device increases.
本発明の目的は、ダイナミック型メモリ（DRAM）及び
不揮発性メモリを備えた半導体集積回路装置において、
集積度を向上することが可能な技術を提供することにあ
る。An object of the present invention is to provide a semiconductor integrated circuit device having a dynamic memory (DRAM) and a nonvolatile memory,
It is an object of the present invention to provide a technology capable of improving the degree of integration.
本発明の他の目的は、ダイナミック型記憶素子の面積
を縮小すると共に、不揮発性記憶素子や周辺回路の素子
の特性を最適化を図ることによって、前記目的を達成す
ることが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of achieving the above object by reducing the area of a dynamic memory element and optimizing the characteristics of a nonvolatile memory element and elements of peripheral circuits. Is to do.
本発明の他の目的は、前記半導体集積回路装置の製造
工程を低減することが可能な技術を提供することにあ
る。Another object of the present invention is to provide a technique capable of reducing the number of manufacturing steps of the semiconductor integrated circuit device.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。The outline of a typical invention disclosed in the present application is briefly described as follows.
一つの半導体基体主面の所定領域部分に情報蓄積用容
量素子及びメモリセル選択用MISFETを有する複数のダイ
ナミック型記憶素子より構成のDRAM部と、前記半導体基
体主面の他の所定領域部分にフローティングゲート電極
及びコントロールゲート電極を有する不揮発性記憶素子
より構成のROM部とを備えた半導体集積回路装置の製造
方法であって、前記ROM部における不揮発性記憶素子の
コントロールゲート電極のための導体膜堆積工程と、前
記DRAM部におけるダイナミック型記憶素子のメモリセル
選択用MISFETのゲート電極のための導体膜堆積工程とを
同一製造工程で行ない、前記メモリセル選択用MISFETの
ゲート電極及び不揮発性記憶素子のコントロールゲート
電極の夫々は、多結晶珪素膜、高融点金属シリサイド膜
或いは高融点金属膜の単層、又はそれらの複合膜で形成
される。A DRAM portion composed of a plurality of dynamic memory elements having a capacitor for storing information and a MISFET for selecting a memory cell in a predetermined region of one main surface of a semiconductor substrate, and floating in another predetermined region of the main surface of the semiconductor substrate. A method for manufacturing a semiconductor integrated circuit device comprising: a ROM portion comprising a nonvolatile memory element having a gate electrode and a control gate electrode, comprising: depositing a conductor film for a control gate electrode of the nonvolatile memory element in the ROM portion And a conductor film depositing step for a gate electrode of a MISFET for selecting a memory cell of a dynamic memory element in the DRAM part are performed in the same manufacturing process, and a gate electrode of the MISFET for selecting a memory cell and a nonvolatile memory element are formed. Each of the control gate electrodes is a polycrystalline silicon film, a single layer of a high melting point metal silicide film or a high melting point metal film, or It is formed by those of the composite membrane.
上述した手段によれば、前記情報蓄積用容量素子の上
部電極及びメモリセル選択用MISFETのゲート電極を形成
する工程で不揮発性記憶素子のフローティングゲート電
極及びコントロールゲール電極を形成することができる
ので、フローティングゲート電極及びコントロールゲー
ト電極を形成する工程に相当する分、半導体集積回路装
置の製造工程を低減することができる。According to the above-described means, the floating gate electrode and the control gate electrode of the nonvolatile memory element can be formed in the step of forming the upper electrode of the information storage capacitor element and the gate electrode of the memory cell selecting MISFET. The manufacturing process of the semiconductor integrated circuit device can be reduced by the amount corresponding to the process of forming the floating gate electrode and the control gate electrode.
以下、本発明の構成について、マイクロコンピュータ
を内蔵する半導体集積回路装置に本発明を適用した一実
施例とともに説明する。Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to a semiconductor integrated circuit device incorporating a microcomputer.
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and their repeated description will be omitted.
（実施例 Ｉ） 本発明の実施例Ｉであるマイクロコンピュータを内蔵
する半導体集積回路装置を第１図Ａ及び第１図Ｂ（各素
子を示す要部断面図）で示す。(Embodiment I) A semiconductor integrated circuit device incorporating a microcomputer according to Embodiment I of the present invention is shown in FIG. 1A and FIG. 1B (a cross-sectional view of a principal part showing each element).
第１図Ａ及び第１図Ｂに示すように、半導体集積回路
装置は１つの共通の単結晶珪素からなるp-型半導体基板
１で構成されている。つまり、半導体基板１は、作図
上、第１図Ａと第１図Ｂとで分けて記載してあるが、実
際には一体に構成されている。As shown in FIGS. 1A and 1B, the semiconductor integrated circuit device includes a single p - type semiconductor substrate 1 made of single-crystal silicon. That is, the semiconductor substrate 1 is illustrated separately in FIG. 1A and FIG. 1B for drawing, but is actually configured integrally.
半導体基板１の主面には、第１図Ａに示すように、マ
イクロコンピュータの記憶部を構成するRAM及びROMの記
憶素子が構成されている。RAMはDRAMで構成されてお
り、そのメモリセル（ダイナミック型記憶素子）DMが記
載されている。ROMはEEPROM、EPROM及びマスクROMで構
成されており、EEPROMのFLOTOX構造のメモリセル（不揮
発性記憶素子）FM及びEPROMのメモリセル（不揮発性記
憶素子）EMの夫々が記載されている。マスクROMのメモ
リセルは第１図Ｂに示す素子（ｎチャネルMISFET）と実
質的に同一構造で構成されるので、ここでは図示せず又
説明も省略する。また、半導体基板１の他の領域の主面
には第１図Ｂに示すように、周辺回路を構成する相補型
MISFET（CMOS）が構成されている。CMOSは、ｎチャネル
MISFET Qn1、Qn2、ｐチャネルMISFET Qp1、Qp2の夫々を
組合せて構成している。ｐチャネルMISFET Qp1、Qp2の
夫々は、半導体基板１の主面部に設けられたn-型ウエル
領域２の主面に構成されている。On the main surface of the semiconductor substrate 1, as shown in FIG. 1A, storage elements of a RAM and a ROM constituting a storage section of the microcomputer are formed. The RAM is composed of a DRAM, and its memory cell (dynamic storage element) DM is described. The ROM is composed of an EEPROM, an EPROM, and a mask ROM, and describes a memory cell (non-volatile storage element) FM of a FLOTOX structure of the EEPROM and a memory cell (non-volatile storage element) EM of the EPROM, respectively. Since the memory cells of the mask ROM have substantially the same structure as the element (n-channel MISFET) shown in FIG. 1B, they are not shown here and will not be described here. As shown in FIG. 1B, the main surface of the other region of the semiconductor substrate 1 has a complementary type constituting a peripheral circuit.
An MISFET (CMOS) is configured. CMOS is n-channel
The MISFETs Qn 1 and Qn 2 and the p-channel MISFETs Qp 1 and Qp 2 are combined. Each of the p-channel MISFETs Qp 1 and Qp 2 is formed on the main surface of an n − -type well region 2 provided on the main surface of the semiconductor substrate 1.
半導体基板１の主面に構成された半導体素子はフィー
ルド絶縁膜３及びｐ型チャネルストッパ領域４で他の領
域と電気的な分離がなされている。ウエル領域２の主面
に構成された半導体素子はフィールド絶縁膜３で他の領
域と電気的な分離がなされている。フィールド絶縁膜３
は、半導体基板１、ウエル領域２の夫々の主面を選択的
に酸化した酸化珪素膜で形成されている。チャネルスト
ッパ領域４は半導体基板１の主面部であってフィールド
絶縁膜３下に構成されている。The semiconductor element formed on the main surface of the semiconductor substrate 1 is electrically separated from other regions by the field insulating film 3 and the p-type channel stopper region 4. The semiconductor element formed on the main surface of the well region 2 is electrically isolated from other regions by the field insulating film 3. Field insulating film 3
Is formed of a silicon oxide film in which the respective main surfaces of the semiconductor substrate 1 and the well region 2 are selectively oxidized. The channel stopper region 4 is located on the main surface of the semiconductor substrate 1 and below the field insulating film 3.
DRAMのメモリセルDMは、第１図Ａの左側に示すよう
に、メモリセル選択用MISFETF Qdsと情報蓄積用容量素
子Ｃとの直列回路で構成されている。As shown on the left side of FIG. 1A, the DRAM memory cell DM is composed of a series circuit of a memory cell selecting MISFETF Qds and an information storage capacitor C.
前記情報蓄積用容量素子Ｃは、ｎ型半導体領域（下部
電極）７、誘電体膜８、プレート電極（上部電極）９を
順次重ね合せて構成されている。この情報蓄積用容量素
子Ｃは所謂プレーナ構造（MOS構造）で構成されてい
る。The information storage capacitor C is formed by sequentially stacking an n-type semiconductor region (lower electrode) 7, a dielectric film 8, and a plate electrode (upper electrode) 9. The information storage capacitor C has a so-called planar structure (MOS structure).
半導体領域７は半導体基板１の主面部に構成されてい
る。The semiconductor region 7 is formed on the main surface of the semiconductor substrate 1.
該電体膜８は半導体領域７（半導体基板１）の主面を
酸化した酸化珪素膜で形成されている。誘電体膜８は後
述するEEPROMのメモリセルFMのトンネル絶縁膜（酸化珪
素膜）８と実質的に同一の膜厚、例えば、100［Å］程
度の薄い膜厚で形成されている。この誘電体膜８、トン
ネル絶縁膜８の夫々は、メモリセル選択用MISFET Qdsや
周辺回路のMISFET Qn1、Qn2、Qp1、Qp2の夫々のゲート
絶縁膜６又は12に比べて薄い膜厚で形成されている。つ
まり、情報蓄積用容量素子Ｃの誘電体膜８は薄い膜厚で
形成されているので、情報蓄積用容量素子Ｃの電荷蓄積
量を増加し、メモリセルDMの面積を縮小できるように構
成されている。The electric body film 8 is formed of a silicon oxide film obtained by oxidizing the main surface of the semiconductor region 7 (semiconductor substrate 1). The dielectric film 8 is formed to have substantially the same thickness as a tunnel insulating film (silicon oxide film) 8 of a memory cell FM of an EEPROM described later, for example, a thin film having a thickness of about 100 [100]. Each of the dielectric film 8 and the tunnel insulating film 8 is thinner than the respective gate insulating films 6 or 12 of the MISFET Qds for memory cell selection and the MISFETs Qn 1 , Qn 2 , Qp 1 and Qp 2 of the peripheral circuit. It is formed thick. That is, since the dielectric film 8 of the information storage capacitor C is formed with a small thickness, the amount of charge storage of the information storage capacitor C can be increased and the area of the memory cell DM can be reduced. ing.
プレート電極９は誘電体膜８の上部に構成されてい
る。プレート電極９は例えば抵抗値を低減する不純物
（P,As或はＢ）が導入された多結晶珪素膜で形成されて
いる。プレート電極９は例えば3000〜4000［Å］程度の
膜厚で形成されている。このプレート電極９は製造工程
における第１層目のゲート電極材料で形成されている。
プレート電極９の表面上には層間絶縁膜10が設けられて
いる。The plate electrode 9 is formed on the dielectric film 8. The plate electrode 9 is formed of, for example, a polycrystalline silicon film into which an impurity (P, As or B) for reducing a resistance value is introduced. The plate electrode 9 is formed with a film thickness of, for example, about 3000 to 4000 [Å]. This plate electrode 9 is formed of the first-layer gate electrode material in the manufacturing process.
An interlayer insulating film 10 is provided on the surface of the plate electrode 9.
メモリセル選択用MISFET Qdsは、主に、半導体基板
１、ゲート絶縁膜12、ゲート電極13、ソース領域及びド
レイン領域である一対のｎ型半導体領域15及び一対のn+
型半導体領域19で構成されている。つまり、メモリセル
選択用MISFET QdsはｎチャネルMISFETで構成されてい
る。The memory cell selecting MISFET Qds mainly includes a semiconductor substrate 1, a gate insulating film 12, a gate electrode 13, a pair of n-type semiconductor regions 15 serving as a source region and a drain region, and a pair of n +
It is composed of a type semiconductor region 19. That is, the memory cell selection MISFET Qds is formed of an n-channel MISFET.
半導体基板１はチャネル形成領域として使用されてい
る。The semiconductor substrate 1 is used as a channel formation region.
ゲート絶縁膜12は半導体基板１の主面部を酸化した酸
化珪素膜で構成されている。このゲート絶縁膜12は前述
のように情報蓄積用容量素子Ｃの誘電体膜８に比べて厚
い膜厚例えば250［Å］程度の膜厚で形成されている。
つまり、ゲート絶縁膜12は、通常の動作範囲（例えば半
導体基板１とゲート電極13との間の電圧が５［Ｖ］）に
おいて、半導体基板１とゲート電極13との間の絶縁耐圧
を確保できるように構成されている。Gate insulating film 12 is formed of a silicon oxide film obtained by oxidizing the main surface of semiconductor substrate 1. As described above, the gate insulating film 12 is formed to have a thickness larger than that of the dielectric film 8 of the information storage capacitor C, for example, about 250 [Ｃ].
In other words, the gate insulating film 12 can secure a withstand voltage between the semiconductor substrate 1 and the gate electrode 13 in a normal operation range (for example, when the voltage between the semiconductor substrate 1 and the gate electrode 13 is 5 [V]). It is configured as follows.
ゲート電極13はゲート絶縁膜12の上部に構成されてい
る。ゲート電極13は例えば抵抗値を低減する不純物が導
入された多結晶珪素膜で形成されている。ゲート電極13
は例えば3000〜4000［Å］程度の膜圧で形成されてい
る。ゲート電極13は製造工程における第２層目のゲート
電極材料で形成されている。また、ゲート電極13は、抵
抗値を低減するために、単層の高融点金属膜や高融点金
属シリサイド膜、或は多結晶珪素膜上に高融点金属膜や
高融点金属シリサイド膜を設けた複合膜で形成してもよ
い。また、ゲート電極13はワード線（WL）13と一体に構
成されている。The gate electrode 13 is formed on the gate insulating film 12. The gate electrode 13 is formed of, for example, a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced. Gate electrode 13
Is formed at a film pressure of, for example, about 3000 to 4000 [Å]. The gate electrode 13 is formed of a second-layer gate electrode material in the manufacturing process. The gate electrode 13 is provided with a single-layer high-melting-point metal film or a high-melting-point metal silicide film, or a high-melting-point metal film or a high-melting-point metal silicide film on a polycrystalline silicon film in order to reduce the resistance value. It may be formed of a composite film. The gate electrode 13 is formed integrally with the word line (WL) 13.
低不純物濃度のｎ型半導体領域15は、高不純物濃度の
n+型半導体領域19とチャネル形成領域との間に設けられ
ている。この半導体領域15は所謂LDD（Ｌightly Ｄoped
Ｄrain）構造のMISFETを構成する。半導体領域15はゲ
ート電極13に対して自己整合で構成されている。高不純
物濃度のn+型半導体領域19はサイドウォールスペーサ18
を介在させてゲート電極13に対して自己整合で構成され
ている。The low impurity concentration n-type semiconductor region 15 is
It is provided between the n + type semiconductor region 19 and the channel formation region. The semiconductor region 15 is so-called LDD (L ightly D oped
Constituting a MISFET of D rain) structure. The semiconductor region 15 is configured to be self-aligned with the gate electrode 13. The high impurity concentration n + type semiconductor region 19 is
And is self-aligned to gate electrode 13.
このメモリセル選択用MISFET Qdsの一方の半導体領域
19は情報蓄積用容量素子Ｃの下部電極である半導体領域
７と一体に構成（接続）されている。メモリセル選択用
MISFET Qdsの他方の半導体領域19には、層間絶縁膜21に
形成された接続孔22を通して配線23が接続されている。
配線23は相補性データ線（DL）として使用される。配線
23は例えばアルミニウムやSi又は及びCuが添加されたア
ルミニウム合金で形成する。Siはアロイスパイク現象を
低減する。Cuはストレスマイグレーションを低減する。One semiconductor region of this memory cell selection MISFET Qds
Reference numeral 19 is integrally formed (connected) with the semiconductor region 7 which is the lower electrode of the information storage capacitor C. For memory cell selection
A wiring 23 is connected to the other semiconductor region 19 of the MISFET Qds through a connection hole 22 formed in the interlayer insulating film 21.
The wiring 23 is used as a complementary data line (DL). wiring
23 is formed of, for example, aluminum or an aluminum alloy to which Si or Cu is added. Si reduces the alloy spike phenomenon. Cu reduces stress migration.
このように構成されるメモリセルDM上には図示してい
ないがファイナルパッシベーション膜が構成されてい
る。Although not shown, a final passivation film is formed on the memory cell DM configured as described above.
EEPROMのメモリセルFMは、第１図Ａの中央部に示すよ
うに、FLOTOX構造の電界効果トランジスタQfとメモリセ
ル選択用MISFET Qfsとの直列回路で構成されている。つ
まり、メモリセルFMは２トランジスタ構造で構成されて
いる。As shown in the central part of FIG. 1A, the memory cell FM of the EEPROM is composed of a series circuit of a field effect transistor Qf having a FLOTOX structure and a MISFET Qfs for selecting a memory cell. That is, the memory cell FM has a two-transistor structure.
電界効果トランジスタQfは情報“1"又は“0"を有する
ように構成されている。電界効果トランジスタQfは、主
に、半導体基板１、半導体領域７、ゲート絶縁膜６、ト
ンネル絶縁膜８、フローティングゲート電極９、ゲート
絶縁膜11、コントロールゲート電極13、ソース領域及び
ドレイン領域である一対のｎ型半導体領域15及び一対の
n+型半導体領域19で構成されている。The field effect transistor Qf is configured to have information “1” or “0”. The field effect transistor Qf mainly includes a semiconductor substrate 1, a semiconductor region 7, a gate insulating film 6, a tunnel insulating film 8, a floating gate electrode 9, a gate insulating film 11, a control gate electrode 13, a source region and a drain region. N-type semiconductor region 15 and a pair of
It is composed of an n + type semiconductor region 19.
前記半導体基板１はチャネル形成領域として使用され
る。The semiconductor substrate 1 is used as a channel forming region.
半導体領域７は、ドレイン領域として使用される半導
体領域19と一体に構成され、トンネル絶縁膜８下の半導
体基板１の主面部まで引き出されている。The semiconductor region 7 is formed integrally with a semiconductor region 19 used as a drain region, and extends to the main surface of the semiconductor substrate 1 below the tunnel insulating film 8.
ゲート絶縁膜６は半導体基板１の主面を酸化して形成
した酸化珪素膜で形成されている。ゲート絶縁膜６は、
前記情報蓄積用容量素子Ｃの誘電体膜８に比べて厚い膜
厚例えば500［Å］程度の膜厚で形成されている。つま
り、ゲート絶縁膜６は、通常の情報書込動作及び消去動
作範囲（例えば半導体領域７とコントロールゲート電極
13との間の電圧が17〜20［Ｖ］）において、半導体領域
７とフローティングゲート電極９との間の絶縁耐圧を確
保できるように構成されている。Gate insulating film 6 is formed of a silicon oxide film formed by oxidizing the main surface of semiconductor substrate 1. The gate insulating film 6
The information storage capacitor C is formed to have a thickness larger than that of the dielectric film 8, for example, about 500 [Å]. That is, the gate insulating film 6 has a normal information writing operation and erasing operation range (for example, the semiconductor region 7 and the control gate electrode).
13 with a voltage of 17 to 20 [V]), the dielectric strength between the semiconductor region 7 and the floating gate electrode 9 can be ensured.
トンネル絶縁膜８は、フローティングゲート電極９下
のゲート絶縁膜６の一部を除去し、この除去された部分
の半導体基板１の主面を酸化した酸化珪素膜で形成され
ている。トンネル絶縁膜８は、誘電体膜８と同様に膜厚
例えば100［Å］程度の膜厚で形成されている。このよ
うに、薄い膜厚のトンネル絶縁膜８は、単位面積当りの
トンネル電流量を増加することができるので、メモリセ
ルFMの情報書込動作及び消去動作に要する時間を短縮す
ることができる。The tunnel insulating film 8 is formed of a silicon oxide film obtained by removing a part of the gate insulating film 6 below the floating gate electrode 9 and oxidizing the removed surface of the main surface of the semiconductor substrate 1. The tunnel insulating film 8 is formed to have a thickness of, for example, about 100 [Å] similarly to the dielectric film 8. Since the tunnel insulating film 8 having a small thickness can increase the amount of tunnel current per unit area, the time required for the information writing operation and the erasing operation of the memory cell FM can be reduced.
フローティングゲート電極９は前記情報蓄積用容量素
子Ｃのプレート電極９と同様に第１層目のゲート電極材
料で構成されている。The floating gate electrode 9 is made of a first-layer gate electrode material, like the plate electrode 9 of the information storage capacitor C.
ゲート絶縁膜11はフローティングゲート電極９の表面
を酸化した酸化珪素膜で形成されている。ゲート絶縁膜
11は、情報書込動作、読出動作及び消去動作範囲におい
て、フローティングゲート電極９とコントロールゲート
電極13との間の絶縁耐圧を確保できるように構成されて
いる。ゲート絶縁膜11は例えば300〜400［Å］程度の比
較的厚い膜厚で形成されている。Gate insulating film 11 is formed of a silicon oxide film obtained by oxidizing the surface of floating gate electrode 9. Gate insulating film
Numeral 11 is configured so that a dielectric strength between the floating gate electrode 9 and the control gate electrode 13 can be ensured in the information writing operation, the reading operation, and the erasing operation range. The gate insulating film 11 is formed with a relatively thick film thickness of, for example, about 300 to 400 [Å].
コントロールゲート電極13はゲート絶縁膜11上に設け
られている。コントロールゲート電極13はDRAMのメモリ
セルDMのメモリセル選択用MISFET Qdsのゲート電極13と
同様に第２層目のゲート電極材料で構成されている。The control gate electrode 13 is provided on the gate insulating film 11. The control gate electrode 13 is made of a second-layer gate electrode material like the gate electrode 13 of the MISFET Qds for selecting a memory cell of the memory cell DM of the DRAM.
この電界効果トランジスタQfはLDD構造で構成されて
いる。This field effect transistor Qf has an LDD structure.
メモリセル選択用MISFET Qfsは、基本的に、半導体基
板１、ゲート絶縁膜６、ゲート電極９、ソース領域及び
ドレイン領域である一対のｎ型半導体領域15及び一対の
n+型半導体領域19で構成されている。The memory cell selection MISFET Qfs basically includes a semiconductor substrate 1, a gate insulating film 6, a gate electrode 9, a pair of n-type semiconductor regions 15 as a source region and a drain region, and a pair of n-type semiconductor regions 15.
It is composed of an n + type semiconductor region 19.
ゲート絶縁膜６、ゲート電極９の夫々は、電界効果ト
ランジスタQfの夫々と実質的に同一の製造工程で構成さ
れている。メモリセル選択用MISFET QfsはLDD構造で構
成されている。メモリセル選択用MISFET Qfsのソース領
域である半導体領域19は電界効果トランジスタQfのドレ
イン領域である半導体領域19と一体に構成されている。Each of the gate insulating film 6 and the gate electrode 9 is formed by substantially the same manufacturing process as that of each of the field-effect transistors Qf. The MISFET Qfs for selecting a memory cell has an LDD structure. The semiconductor region 19 that is the source region of the memory cell selection MISFET Qfs is formed integrally with the semiconductor region 19 that is the drain region of the field effect transistor Qf.
メモリセル選択用MISFET Qfsのゲート電極９上には層
間絶縁膜11を介在させてシャント用配線13が設けられて
いる。このシャント用配線13は、ワード線の延在する方
向において、メモリセル選択用MISFET Qfs毎或は所定数
毎に層間絶縁膜11に形成された接続孔（図示しない）を
通してゲート電極９に接続されている。つまり、シャン
ト用配線13は、メモリセル選択用MISFET Qfsのゲート電
極９及びそれと一体に構成されたワード線の抵抗値を低
減することができる。また、メモリセル選択用MISFET Q
fsは、電界効果トランジスタQfと同様に、ゲート電極９
及びシャント用配線13からなる２層ゲート構造で構成さ
れている。このように、電界効果トランジスタQf、メモ
リセル選択用MISFET Qfsの夫々を２層ゲート構造で構成
すると、両者のゲート間寸法は、製造工程におけるマス
ク合せ余裕寸法を必要とせずに、加工寸法だけで規定す
ることができる。つまり、電界効果トランジスタQfとメ
モリセル選択用MISFET Qfsとの間隔を縮小し、メモリセ
ルFMの占有面積を縮小することができる。A shunt wiring 13 is provided on the gate electrode 9 of the memory cell selection MISFET Qfs with an interlayer insulating film 11 interposed. The shunt wiring 13 is connected to the gate electrode 9 through connection holes (not shown) formed in the interlayer insulating film 11 for each memory cell selection MISFET Qfs or for each predetermined number in the direction in which the word line extends. ing. That is, the shunt wiring 13 can reduce the resistance value of the gate electrode 9 of the memory cell selection MISFET Qfs and the word line formed integrally therewith. MISFET Q for memory cell selection
fs is the gate electrode 9 like the field effect transistor Qf.
And a two-layer gate structure including the shunt wiring 13. As described above, when each of the field-effect transistor Qf and the MISFET Qfs for memory cell selection has a two-layer gate structure, the dimension between both gates does not require a mask alignment allowance in the manufacturing process, but is only a processing dimension. Can be specified. That is, the space between the field effect transistor Qf and the memory cell selecting MISFET Qfs can be reduced, and the occupied area of the memory cell FM can be reduced.
メモリセルFMの電界効果トランジスタQfのソース領域
である半導体領域19には接続孔22を通して配線23が接続
されている。この配線23はソース配線（SL）として使用
される。メモリセルFMのメモリセル選択用MISFET Qfsの
ドレイン領域である半導体領域19には接続孔22を通して
配線23が接続されている。この配線23はデータ線（DL）
として使用される。A wiring 23 is connected through a connection hole 22 to a semiconductor region 19 that is a source region of the field-effect transistor Qf of the memory cell FM. This wiring 23 is used as a source wiring (SL). A wiring 23 is connected through a connection hole 22 to a semiconductor region 19 which is a drain region of the MISFET Qfs for selecting a memory cell of the memory cell FM. This wiring 23 is a data line (DL)
Used as
EPROMのメモリセルEMは、第１図Ａの右側に示すよう
に、電界効果トランジスタで構成されている。メモリセ
ルEMは、主に、半導体基板１、ゲート絶縁膜６、フロー
ティングゲート電極９、ゲート絶縁膜11、コントロール
ゲート電極13、ソース領域及びドレイン領域である一対
のｎ型半導体領域16及び一対のn+型半導体領域19で構成
されている。As shown on the right side of FIG. 1A, the memory cell EM of the EPROM is constituted by a field effect transistor. The memory cell EM mainly includes a semiconductor substrate 1, a gate insulating film 6, a floating gate electrode 9, a gate insulating film 11, a control gate electrode 13, a pair of n-type semiconductor regions 16 serving as a source region and a drain region, and a pair of n-type semiconductor regions. It is composed of a + type semiconductor region 19.
このメモリセルEMは、前記EEPROMのメモリセルFMの電
界効果トランジスタQfと同様に２層ゲート構造でしかも
LDD構造で構成されている。このメモリセルEMである電
界効果トランジスタの低不純物濃度のｎ型半導体領域16
は、前記LDD構造のMISFET Qds,Qf,Qfs等の低不純物濃度
のｎ型半導体領域15に比べて高い不純物濃度で構成され
ている。また、半導体領域16は他のMISFET Qds,Qf,Qfs
等の高不純物濃度のn+型半導体領域19に比べて低い不純
物濃度で構成されている。この半導体領域16は、電界効
果トランジスタのドレイン領域の近傍において電界強度
を高めてホットキャリアの発生量を増加するように構成
されている。つまり、半導体領域16は、メモリセルEMの
フローティングゲート電極９に注入されるホットエレク
トロンの発生量を増加し、情報の書込動作時間を短縮で
きるように構成されている。また、半導体領域16は、チ
ャネル形成領域の近傍のソース領域及びドレイン領域の
抵抗値を低減し、伝達コンダクタンスを低減し、情報読
出時間を短縮できるように構成されている。This memory cell EM has a two-layer gate structure similarly to the field effect transistor Qf of the memory cell FM of the EEPROM, and
It has an LDD structure. The low impurity concentration n-type semiconductor region 16 of the field effect transistor which is the memory cell EM.
Have a higher impurity concentration than the low impurity concentration n-type semiconductor region 15 such as the MISFETs Qds, Qf, and Qfs having the LDD structure. In addition, the semiconductor region 16 has the other MISFETs Qds, Qf, Qfs
The impurity concentration is lower than that of the n + type semiconductor region 19 having a high impurity concentration. The semiconductor region 16 is configured to increase the electric field intensity near the drain region of the field effect transistor to increase the amount of generated hot carriers. That is, the semiconductor region 16 is configured to increase the amount of hot electrons injected into the floating gate electrode 9 of the memory cell EM and to reduce the time required for writing information. Further, the semiconductor region 16 is configured so that the resistance values of the source region and the drain region near the channel formation region can be reduced, the transmission conductance can be reduced, and the information reading time can be shortened.
メモリセルEMである電界効果トランジスタのソース領
域である半導体領域19には接続孔22を通して配線23が接
続されている。配線23はソース配線（SL）として使用さ
れる。前記電界効果トランジスタのドレイン領域である
半導体領域19には接続孔22を通して配線23が接続されて
いる。配線23はデータ線（DL）として使用される。A wiring 23 is connected through a connection hole 22 to a semiconductor region 19 that is a source region of a field-effect transistor that is a memory cell EM. The wiring 23 is used as a source wiring (SL). A wiring 23 is connected to a semiconductor region 19 as a drain region of the field effect transistor through a connection hole 22. The wiring 23 is used as a data line (DL).
前記周辺回路のCMOSすなわちｎチャネルMISFET Qn1、
Qn2、ｐチャネルMISFET Qp1、Qp2の夫々は、第１図Ｂに
示すように構成されている。CMOS of the peripheral circuit, that is, an n-channel MISFET Qn 1 ,
Each of Qn 2 and p-channel MISFETs Qp 1 and Qp 2 is configured as shown in FIG. 1B.
ｎチャネルMISFET Qn1は、半導体基板１、ゲート絶縁
膜６、ゲート電極９、ソース領域及びドレイン領域であ
る一対のｎ型半導体領域15及び一対のn+型半導体領域19
で構成されている。The n-channel MISFET Qn 1 includes a semiconductor substrate 1, a gate insulating film 6, a gate electrode 9, a pair of n-type semiconductor regions 15 serving as source and drain regions and a pair of n + -type semiconductor regions 19.
It is composed of
ｎチャネルMISFET Qn2は、半導体基板１、ゲート絶縁
膜12、ゲート電極13、ソース領域及びドレイン領域であ
る一対のｎ型半導体領域15及び一対のn+型半導体領域19
で構成されている。The n-channel MISFET Qn 2 includes a semiconductor substrate 1, a gate insulating film 12, a gate electrode 13, a pair of n-type semiconductor regions 15 serving as source and drain regions and a pair of n + -type semiconductor regions 19.
It is composed of
ｐチャネルMISFET Qp1は、ウエル領域２、ゲート絶縁
膜６、ゲート電極９、ソース領域及びドレイン領域であ
る一対のｐ型半導体領域17及び一対のp+型半導体領域20
で構成されている。The p-channel MISFET Qp 1 includes a well region 2, a gate insulating film 6, a gate electrode 9, a pair of p-type semiconductor regions 17 and a pair of p + -type semiconductor regions 20 which are a source region and a drain region.
It is composed of
ｐチャネルMISFET Qp2は、ウエル領域２、ゲート絶縁
膜12、ゲート電極13、ソース領域及びドレイン領域であ
る一対のｐ型半導体領域17及び一対のp+型半導体領域20
で構成されている。The p-channel MISFET Qp 2 includes a well region 2, a gate insulating film 12, a gate electrode 13, a pair of p-type semiconductor regions 17 serving as a source region and a drain region, and a pair of p + -type semiconductor regions 20.
It is composed of
前記ｎチャネルMISFET Qn1、ｐチャネルMISFET Qp1の
夫々は前記メモリセルFMの電界効果トランジスタQf等の
ゲート絶縁膜６、フローティングゲート電極９の夫々と
同一製造工程によってゲート絶縁膜６、ゲート電極９の
夫々が形成されている。つまり、ｎチャネルMISFET Q
n1、ｐチャネルMISFET Qp1の夫々は、第１層目のゲート
電極材料でゲート電極９が形成されている。Each of the n-channel MISFET Qn 1 and the p-channel MISFET Qp 1 is manufactured by the same manufacturing process as the gate insulating film 6 and the floating gate electrode 9 of the field effect transistor Qf and the like of the memory cell FM, respectively. Are formed. That is, the n-channel MISFET Q
In each of the n 1 and p-channel MISFETs Qp 1 , a gate electrode 9 is formed of a first-layer gate electrode material.
一方、前記ｎチャネルMISFET Qn2、ｐチャネルMISFET
Qp2の夫々は、前記メモリセルDMのメモリセル選択用MI
SFET Qdsのゲート絶縁膜12、ゲート電極13の夫々と同一
製造工程によってゲート絶縁膜12、ゲート電極13の夫々
が形成されている。つまり、前記ｎチャネルMISFET Q
n2、ｐチャネルMISFET Qp2の夫々は、第２層目のゲート
電極材料でゲート電極13が形成されている。On the other hand, the n-channel MISFET Qn 2 and the p-channel MISFET
Each of Qp 2 is a memory cell selecting MI of the memory cell DM.
Each of the gate insulating film 12 and the gate electrode 13 is formed by the same manufacturing process as the gate insulating film 12 and the gate electrode 13 of the SFET Qds. That is, the n-channel MISFET Q
In each of the n 2 and p-channel MISFETs Qp 2 , a gate electrode 13 is formed of a second-layer gate electrode material.
前記MISFET Qn1、Qn2、Qp1、Qp2の夫々はLDD構造で構
成されている。ｎチャネルMISFET Qn1、Qn2の夫々の半
導体領域19には配線23が接続されている。ｐチャネルMI
SFET Qp1、Qp2の夫々の半導体領域20には配線23が接続
されている。Each of the MISFETs Qn 1 , Qn 2 , Qp 1 , and Qp 2 has an LDD structure. The wiring 23 is connected to the respective semiconductor regions 19 of the n-channel MISFETs Qn 1 and Qn 2 . p-channel MI
A wiring 23 is connected to each semiconductor region 20 of the SFETs Qp 1 and Qp 2 .
このように、DRAMのメモリセルDM（ダイナミック型記
憶素子）、FLOTOX構造のメモリセルFM（不揮発性記憶素
子）及び周辺回路のMISFET（Qn1,Qn2,Qp1,Qp2）を備え
た半導体集積回路装置において、前記メモリセルDMの情
報蓄積用容量素子Ｃの誘電体膜８及び前記メモリセルFM
の電界効果トランジスタQfのトンネル絶縁膜８を、前記
MISFETのゲート絶縁膜６又は12よりも薄い膜厚で構成す
ることにより、前記情報蓄積用容量素子Ｃの電荷蓄積量
を向上してメモリセルDMの占有面積を縮小することがで
きるので、DRAMの集積度を向上することができ、前記ト
ンネル絶縁膜８に流せるトンネル電流量を増加すること
ができるので、EEPROMのメモリセルFMの情報書込時間を
短縮することができ、かつ、前記MISFETのゲート絶縁膜
６又は12の絶縁耐圧を向上することができるので、電気
的信頼性を向上することができる。As described above, a semiconductor including the DRAM memory cell DM (dynamic storage element), the FLOTOX structure memory cell FM (nonvolatile storage element), and the MISFETs (Qn 1 , Qn 2 , Qp 1 , Qp 2 ) of the peripheral circuit In the integrated circuit device, the dielectric film 8 of the information storage capacitor C of the memory cell DM and the memory cell FM
The tunnel insulating film 8 of the field effect transistor Qf of FIG.
By configuring the MISFET with a film thickness smaller than that of the gate insulating film 6 or 12, the charge storage amount of the information storage capacitor C can be improved and the area occupied by the memory cell DM can be reduced. Since the degree of integration can be improved and the amount of tunnel current that can flow through the tunnel insulating film 8 can be increased, the time for writing information to the memory cell FM of the EEPROM can be reduced, and the gate of the MISFET can be reduced. Since the withstand voltage of the insulating film 6 or 12 can be improved, electrical reliability can be improved.
次に、前記半導体集積回路装置の製造方法について、
第２図Ａ及び第２図Ｂ乃至第９図Ａ及び第９図Ｂ（各製
造工程毎に示す要部断面図）を用いて簡単に説明する。Next, a method for manufacturing the semiconductor integrated circuit device will be described.
A brief description will be given with reference to FIGS. 2A and 2B to 9A and 9B (cross-sectional views of main parts shown in respective manufacturing steps).
まず、単結晶珪素からなるp-型半導体基板１を用意す
る。First, a p - type semiconductor substrate 1 made of single crystal silicon is prepared.
次に、周辺回路のCMOSのｐチャネルMISFET Qp1及びQp
2形成領域において、半導体基板１の主面部にn-型ウエ
ル領域２を形成する。また、n-型ウエル領域２とは異な
る半導体基板１の主面部の全領域あるいは周辺回路のCM
OSのｎチャネルMISFET Qn1及びQn2形成領域にn-型ウエ
ル領域を形成してもよい。Then, p-channel MISFET of the peripheral circuit CMOS Qp 1 and Qp
In the formation region 2 , an n − -type well region 2 is formed on the main surface of the semiconductor substrate 1. Further, the entire region of the main surface portion of the semiconductor substrate 1 different from the n − -type well region 2 or the CM of the peripheral circuit is
An n − -type well region may be formed in the OS n-channel MISFET Qn 1 and Qn 2 formation region.
次に、半導体素子形成領域間において、半導体基板
１、ウエル領域２の夫々の主面上にフィールド絶縁膜３
を形成する。フィールド絶縁膜３は、半導体基板１、ウ
エル領域２の夫々の主面を選択的に酸化した酸化珪素膜
で形成する。このフィールド絶縁膜３を形成する工程と
実質的に同一製造工程によって、半導体基板１の主面部
のフィールド絶縁膜３下にｐ型チャネルストッパ領域４
を形成する。Next, a field insulating film 3 is formed on the main surfaces of the semiconductor substrate 1 and the well region 2 between the semiconductor element forming regions.
To form The field insulating film 3 is formed of a silicon oxide film in which the respective main surfaces of the semiconductor substrate 1 and the well region 2 are selectively oxidized. The p-type channel stopper region 4 is formed under the field insulating film 3 on the main surface of the semiconductor substrate 1 by substantially the same manufacturing process as the step of forming the field insulating film 3.
To form
次に、第２図Ａ及び第２図Ｂに示すように、半導体素
子形成領域において、半導体基板１、ウエル領域２の夫
々の主面上にゲート絶縁膜6Aを形成する。このゲート絶
縁膜6Aは電界効果トランジスタやMISFETのゲート絶縁膜
の一部として使用される。ゲート絶縁膜6Aは半導体基板
１、ウエル領域２の夫々の主面を酸化した酸化珪素膜で
形成する。Next, as shown in FIGS. 2A and 2B, a gate insulating film 6A is formed on the respective main surfaces of the semiconductor substrate 1 and the well region 2 in the semiconductor element formation region. This gate insulating film 6A is used as a part of a gate insulating film of a field effect transistor or a MISFET. The gate insulating film 6A is formed of a silicon oxide film in which the main surfaces of the semiconductor substrate 1 and the well region 2 are oxidized.
次に、第３図Ａ及び第３図Ｂに示すように、DRAMのメ
モリセルDMの情報蓄積用容量素子Ｃ形成領域及びEEPROM
のメモリセルFMの電界効果トランジスタQf形成領域にお
いて、半導体基板１の主面部にｎ型半導体領域７を同一
製造工程で形成する。半導体領域７は情報蓄積用容量素
子Ｃ形成領域において下部電極（一方の電極）を形成す
る。また、半導体領域７は電界効果トランジスタQf形成
領域においてドレイン領域（19）とフローティングゲー
ト電極（９）との間でトンネル電流を流すために形成さ
れる。半導体領域７はｎ型不純物例えばAs又はＰをゲー
ト絶縁膜6Aを通して半導体基板１の主面部に導入するこ
とによって形成される。半導体領域７は、例えば10
15［atoms/cm2］程度のAsを60〜100［KeV］程度のエネ
ルギのイオン打込みで導入することによって形成する。
このｎ型不純物の導入に際しては、図示しないフォトレ
ジスト膜を導入用マスクとして使用する。Next, as shown in FIGS. 3A and 3B, the area for forming the information storage capacitor C of the memory cell DM of the DRAM and the EEPROM
In the region where the field effect transistor Qf of the memory cell FM is formed, the n-type semiconductor region 7 is formed on the main surface of the semiconductor substrate 1 by the same manufacturing process. The semiconductor region 7 forms a lower electrode (one electrode) in a region where the information storage capacitor C is formed. The semiconductor region 7 is formed in the field effect transistor Qf formation region to allow a tunnel current to flow between the drain region (19) and the floating gate electrode (9). The semiconductor region 7 is formed by introducing an n-type impurity such as As or P into the main surface of the semiconductor substrate 1 through the gate insulating film 6A. The semiconductor region 7 is, for example, 10
It is formed by introducing As at about 15 [atoms / cm 2 ] by ion implantation at an energy of about 60 to 100 [KeV].
When introducing this n-type impurity, a photoresist film (not shown) is used as a mask for introduction.
次に、前記DRAMのメモリセルDMの情報蓄積用容量素子
Ｃ形成領域及びEEPROMのメモリセルFMの電界効果トラン
ジスタQf形成領域において、ゲート絶縁膜6Aを選択的に
除去する。電界効果トランジスタQf形成領域のゲート絶
縁膜6Aは、フローティングゲート電極（９）形成領域下
の一部分を除去する。Next, the gate insulating film 6A is selectively removed in the formation region of the information storage capacitor C of the memory cell DM of the DRAM and the formation region of the field effect transistor Qf of the memory cell FM of the EEPROM. The gate insulating film 6A in the field effect transistor Qf formation region removes a part under the floating gate electrode (9) formation region.
次に、第４図Ａ及び第４図Ｂに示すように、前記ゲー
ト絶縁膜6Aを除去した領域において、半導体基板１（実
際には半導体領域７）の主面部に誘電体膜８及びトンネ
ル絶縁膜８を同一製造工程で形成する。誘電体膜８は情
報蓄積用容量素子Ｃ形成領域の半導体領域７の主面上に
形成される。トンネル絶縁膜８は電界効果トランジスタ
Qf形成領域の半導体領域７の主面上に形成される。誘電
体膜８、トンネル絶縁膜８の夫々は、半導体領域７の主
面を酸化した酸化珪素膜で形成し、前述のように薄い膜
圧で形成する。この誘電体膜８及びトンネル絶縁膜８を
形成する工程によって、同第４図Ａ及び第４図Ｂに示す
ように、ゲート絶縁膜6Aを成長させてゲート絶縁膜６を
形成する。このゲート絶縁膜６は、ゲート絶縁膜6Aに誘
電体膜８又はトンネル絶縁膜８の膜厚が加わるので、前
述のように厚い膜厚で形成される。Next, as shown in FIGS. 4A and 4B, in a region where the gate insulating film 6A is removed, a dielectric film 8 and a tunnel insulating film are formed on the main surface of the semiconductor substrate 1 (actually, the semiconductor region 7). The film 8 is formed in the same manufacturing process. The dielectric film 8 is formed on the main surface of the semiconductor region 7 in the information storage capacitor C forming region. The tunnel insulating film 8 is a field effect transistor
It is formed on the main surface of the semiconductor region 7 in the Qf formation region. Each of the dielectric film 8 and the tunnel insulating film 8 is formed of a silicon oxide film in which the main surface of the semiconductor region 7 is oxidized, and is formed with a thin film pressure as described above. In the process of forming the dielectric film 8 and the tunnel insulating film 8, as shown in FIGS. 4A and 4B, the gate insulating film 6A is grown to form the gate insulating film 6. Since the thickness of the dielectric film 8 or the thickness of the tunnel insulating film 8 is added to the gate insulating film 6A, the gate insulating film 6 is formed with a large thickness as described above.
次に、誘電体膜８上、トンネル絶縁膜８上、ゲート絶
縁膜６上等を含む基板全面に第１層目のゲート電極層９
を堆積させる。この第１層目のゲート電極層９は例えば
CVDで堆積させた多結晶珪素膜で形成する。多結晶珪素
膜にはその堆積後に抵抗値を低減するためのｎ型不純物
例えばＰが導入（イオン打込み或は熱拡散）されてい
る。Next, the first gate electrode layer 9 is formed on the entire surface of the substrate including the dielectric film 8, the tunnel insulating film 8, the gate insulating film 6, and the like.
Is deposited. The first gate electrode layer 9 is, for example,
It is formed of a polycrystalline silicon film deposited by CVD. After the polycrystalline silicon film is deposited, an n-type impurity, for example, P for reducing the resistance value is introduced (ion implantation or thermal diffusion).
次に、前記第１層目のゲート電極層９に所定のパター
ンニングを施し、第５図Ａ及び第５図Ｂに示すように、
プレート電極９、フローティングゲート電極９、ゲート
電極９の夫々を同一製造工程で形成する。プレート電極
９は、DRAMのメモリセルDMの情報蓄積用容量素子Ｃ形成
領域において、誘電体膜８上に形成される。フローティ
ングゲート電極９は、EEPROMの電界効果トランジスタQf
形成領域のトンネル絶縁膜８及びゲート絶縁膜６上、EP
ROMの電界効果トランジスタ形成領域のゲート絶縁膜６
上の夫々に形成される。夫々のフローティングゲート電
極９はゲート幅方向のみがパターニングされている。ゲ
ート電極９は、EEPROMのメモリセル選択用MISFET Qfs形
成領域、CMOSのｎチャネルMISFET Qn1形成領域、ｐチャ
ネルMISFET Qp1形成領域の夫々のゲート絶縁膜６上に形
成される。前記プレート電極９を形成する工程によっ
て、半導体領域（下部電極）７、誘電体膜８、プレート
電極（上部電極）９の夫々を順次重ね合せた、DRAMのメ
モリセルDMの情報蓄積用容量素子Ｃが完成する。Next, predetermined patterning is performed on the first-layer gate electrode layer 9, and as shown in FIGS. 5A and 5B,
Each of the plate electrode 9, the floating gate electrode 9, and the gate electrode 9 is formed in the same manufacturing process. The plate electrode 9 is formed on the dielectric film 8 in a region where the information storage capacitor C of the memory cell DM of the DRAM is formed. The floating gate electrode 9 is connected to the field effect transistor Qf of the EEPROM.
EP on the tunnel insulating film 8 and the gate insulating film 6 in the formation region
Gate insulating film 6 in the field effect transistor formation region of ROM
Formed on each of the above. Each floating gate electrode 9 is patterned only in the gate width direction. The gate electrode 9, a memory cell selecting MISFET Qfs formation region of the EEPROM, n-channel MISFET Qn 1 forming region of the CMOS, is formed on the p-channel MISFET Qp 1 forming region of each of the gate insulating film 6. In the step of forming the plate electrode 9, the semiconductor region (lower electrode) 7, the dielectric film 8, and the plate electrode (upper electrode) 9 are sequentially superimposed on each other. Is completed.
次に、前記プレート電極９上、フローティングゲート
電極９上及びゲート電極９上を覆う絶縁膜を形成する。
この絶縁膜はプレート電極９、フローティングゲート電
極９、ゲート電極９の夫々の表面を酸化した酸化珪素膜
で形成する。Next, an insulating film covering the plate electrode 9, the floating gate electrode 9, and the gate electrode 9 is formed.
This insulating film is formed of a silicon oxide film in which the respective surfaces of the plate electrode 9, the floating gate electrode 9, and the gate electrode 9 are oxidized.
次に、前記プレート電極９上の絶縁膜は残存させた状
態において、フローティングゲート電極９上及びゲート
電極９上の絶縁膜と、第１層目のゲート電極層９が形成
されていない領域のゲート絶縁膜６を選択的に除去す
る。Next, in a state where the insulating film on the plate electrode 9 is left, the insulating film on the floating gate electrode 9 and the gate electrode 9 and the gate in the region where the first gate electrode layer 9 is not formed are formed. The insulating film 6 is selectively removed.
次に、基板全面に酸化処理を施し、第６図Ａ及び第６
図Ｂに示すように、プレート電極９の表面に層間絶縁膜
10、フローティングゲート電極９の表面にゲート絶縁膜
11、ゲート電極９の表面に絶縁膜11、半導体基板１の主
面上及びウエル領域２の主面上にゲート絶縁膜12の夫々
を形成する。これらの層間絶縁膜10、ゲート絶縁膜11、
絶縁膜11、ゲート絶縁膜12の夫々は同一製造工程によっ
て形成される。層間絶縁膜10は例えば2000〜3000［Å］
程度の厚い膜厚で形成される。ゲート絶縁膜11、絶縁膜
11の夫々は例えば300〜400［Å］程度の膜厚で形成され
る。ゲート絶縁膜12は例えば250［Å］程度の膜厚で形
成される。なお、前記プレート電極９の表面の層間絶縁
膜10は、基本的にはプレート電極９とその上層に延在す
るワード線13とを絶縁するので厚い方が好ましいが、ゲ
ート絶縁膜11等と同様に薄い膜厚で形成し、製造工程を
低減してもよい。Next, an oxidation treatment is performed on the entire surface of the substrate, and FIG.
As shown in FIG. B, an interlayer insulating film is formed on the surface of the plate electrode 9.
10. A gate insulating film on the surface of the floating gate electrode 9.
11, an insulating film 11 is formed on the surface of the gate electrode 9, and a gate insulating film 12 is formed on the main surface of the semiconductor substrate 1 and the main surface of the well region 2, respectively. These interlayer insulating film 10, gate insulating film 11,
Each of the insulating film 11 and the gate insulating film 12 is formed by the same manufacturing process. The interlayer insulating film 10 is, for example, 2000 to 3000 [Å]
It is formed with a film thickness as large as about. Gate insulating film 11, insulating film
Each of the layers 11 is formed to a thickness of, for example, about 300 to 400 [Å]. The gate insulating film 12 is formed with a thickness of, for example, about 250 [Å]. The interlayer insulating film 10 on the surface of the plate electrode 9 is preferably thick because it basically insulates the plate electrode 9 from the word line 13 extending thereover, but is similar to the gate insulating film 11 and the like. May be formed with a thin film thickness to reduce the number of manufacturing steps.
次に、層間絶縁膜10上、ゲート絶縁膜11上、絶縁膜11
上、ゲート絶縁膜12上を含む基板全面に第２層目のゲー
ト電極層13を堆積させる。第２層目のゲート電極層13は
例えばCVDで堆積させた多結晶珪素膜で形成する。この
多結晶珪素膜には第１層目のゲート電極層９と同様にｎ
型不純物が導入されている。Next, on the interlayer insulating film 10, on the gate insulating film 11,
A second-layer gate electrode layer 13 is deposited on the entire surface of the substrate including the upper and gate insulating films 12. The second gate electrode layer 13 is formed of, for example, a polycrystalline silicon film deposited by CVD. This polycrystalline silicon film has n as in the case of the first gate electrode layer 9.
Type impurities have been introduced.
次に、EEPROMのメモリセルFM形成領域、EPROMのメモ
リセルEM形成領域の夫々において、前記第２層目のゲー
ト電極層13に第１回目のパターンニングを施す。このパ
ターンニングは、第２層目のゲート電極層13をパターン
ニングすると共に、同一マスクを用いて層間絶縁膜11、
フローティングゲート電極９の夫々を順次パターンニン
グする（重ね切りする）。このパターンニングによって
EEPROMのメモリセルFM形成領域において、電界効果トラ
ンジスタQfのコントロールゲート電極13及びメモリセル
選択用MISFET Qfsのシャント用配線13を形成することが
できる。また、EPROMのメモリセルEM形成領域におい
て、電界効果トランジスタのコントロールゲート電極13
を形成することができる。前記パターンニングは例えば
RIE等の異方性エッチングを用いて行う。EEPROMのメモ
リセルFMにおいて、電界効果トランジスタQf、メモリセ
ル選択用MISFET Qfsの夫々を重ね切りした２層ゲート構
造で形成することによって、夫々のゲート電極間寸法に
製造工程におけるマスク合せ余裕寸法が加わらず、ゲー
ト電極間寸法をマスクの加工精度で規定することができ
るので、メモリセルFMの占有面積を縮小することができ
る。Next, in each of the memory cell FM formation region of the EEPROM and the memory cell EM formation region of the EPROM, the first patterning is performed on the second-layer gate electrode layer 13. This patterning is performed by patterning the second-layer gate electrode layer 13 and using the same mask to form the interlayer insulating film 11,
Each of the floating gate electrodes 9 is sequentially patterned (overcut). By this patterning
In the memory cell FM formation region of the EEPROM, the control gate electrode 13 of the field effect transistor Qf and the shunt wiring 13 of the MISFET Qfs for selecting a memory cell can be formed. Further, in the memory cell EM formation region of the EPROM, the control gate electrode 13 of the field effect transistor is formed.
Can be formed. The patterning is, for example,
This is performed using anisotropic etching such as RIE. In the memory cell FM of the EEPROM, the field effect transistor Qf and the MISFET Qfs for selecting a memory cell are formed in a double-layered gate structure in which each is overlapped, so that the dimension between the respective gate electrodes is added to the dimension of the mask alignment margin in the manufacturing process. Instead, the dimension between the gate electrodes can be defined by the processing accuracy of the mask, so that the occupied area of the memory cell FM can be reduced.
次に、DRAMのメモリセルDM形成領域、CMOSのｎチャネ
ルMISFET Qn2形成領域、ｐチャネルMISFET Qp2形成領域
の夫々において、前記第２層目のゲート電極層13に第２
回目のパターンニングを施す。このパターンニングを施
すことにより、第７図Ａ及び第７図Ｂに示すように、メ
モリセルDMのメモリセル選択用MISFET Qds、ｎチャネル
MISFET Qn2、ｐチャネルMISFET Qp2の夫々のゲート電極
13を形成することができる。パターンニングは例えばRI
E等の異方性エッチングを用いて行う。Next, the memory cell DM formation region of the DRAM, n-channel MISFET Qn 2 forming region of the CMOS, in each of the p-channel MISFET Qp 2 forming region, first to the second layer of the gate electrode layer 13 2
Perform the second patterning. By performing this patterning, as shown in FIGS. 7A and 7B, the MISFET Qds for selecting the memory cell of the memory cell DM, the n-channel
Gate electrodes of MISFET Qn 2 and p-channel MISFET Qp 2
13 can be formed. Patterning is RI
This is performed using anisotropic etching such as E.
次に、基板全面に酸化処理を施し、ゲート電極９、1
3、フローティングゲート電極９、コントロールゲート
電極13の表面を覆う絶縁膜14を形成する。絶縁膜14は夫
々のゲート電極９、13の端部のゲート絶縁膜６、12の夫
々の膜厚を厚くし、絶縁耐圧を向上するために行う。Next, an oxidation process is performed on the entire surface of the substrate to form the gate electrodes 9 and 1.
3. An insulating film 14 covering the surfaces of the floating gate electrode 9 and the control gate electrode 13 is formed. The insulating film 14 is formed in order to increase the thickness of each of the gate insulating films 6 and 12 at the ends of the respective gate electrodes 9 and 13 and to improve the withstand voltage.
次に、DRAMのメモリセルDMのメモリセル選択用MISFET
Qdsの形成領域、EEPROMのメモリセルFM形成領域、CMOS
のｎチャネルMISFET Qn1、Qn2形成領域の夫々におい
て、半導体基板１の主面部にｎ型半導体領域15を形成す
る。半導体領域15は例えば1013［atoms/cm2］程度のＰ
を50〜80［KeV］程度のエネルギのイオン打込みで導入
することによって形成することができる。Next, the MISFET for selecting the memory cell of the DRAM memory cell DM
Qds formation area, EEPROM memory cell FM formation area, CMOS
In each of the n-channel MISFETs Qn 1 and Qn 2 forming regions, an n-type semiconductor region 15 is formed on the main surface of the semiconductor substrate 1. The semiconductor region 15 has a P of, for example, about 10 13 [atoms / cm 2 ].
Can be formed by ion implantation at an energy of about 50 to 80 [KeV].
次に、前記CMOSのｐチャネルMISFET Qp1、Qp2形成領
域において、ウエル領域２の主面部にｐ型半導体領域17
を形成する。半導体領域17は例えば1013［atoms/cm2］
程度のＢを10〜20［KeV］程度のエネルギのイオン打込
みで導入することによって形成することができる。Next, in the CMOS p-channel MISFETs Qp 1 and Qp 2 forming region, the p-type semiconductor region 17 is formed on the main surface of the well region 2.
To form The semiconductor region 17 is, for example, 10 13 [atoms / cm 2 ]
B can be formed by ion implantation at an energy of about 10 to 20 [KeV].
次に、第８図Ａ及び第８図Ｂに示すように、EPROMの
メモリセルEM形成領域において、半導体基板１の主面部
に前記ｎ型半導体領域15よりも高不純物濃度のｎ型半導
体領域16を形成する。半導体領域16は主にドレイン領域
の近傍における電界強度を高めてホットキャリアの発生
量を増加するように構成されている。半導体領域16は例
えば1015［atoms/cm2］程度のAsを60〜100［KeV］程度
のエネルギのイオン打込みで導入することによって形成
することができる。Next, as shown in FIGS. 8A and 8B, in the memory cell EM formation region of the EPROM, the n-type semiconductor region 16 having a higher impurity concentration than the n-type semiconductor region 15 is formed on the main surface of the semiconductor substrate 1. To form The semiconductor region 16 is configured to increase the amount of hot carriers mainly by increasing the electric field strength near the drain region. The semiconductor region 16 can be formed, for example, by introducing As of about 10 15 [atoms / cm 2 ] by ion implantation at an energy of about 60 to 100 [KeV].
これらのLDD構造を構成するための半導体領域15、1
6、17の夫々は、ゲート電極９、13、フローティングゲ
ート電極９、コントロールゲート電極13のいずれかに対
して自己整合で形成されている。半導体領域15、16、17
の夫々は、形成する順序を入れ換えてもよいし、又前記
絶縁膜14を形成する前に形成してもよい。Semiconductor regions 15, 1 for configuring these LDD structures
Each of 6 and 17 is formed by self-alignment with any one of the gate electrodes 9 and 13, the floating gate electrode 9 and the control gate electrode 13. Semiconductor regions 15, 16, 17
May be interchanged in the order in which they are formed, or may be formed before the insulating film 14 is formed.
次に、夫々のゲート電極９、13、フローティングゲー
ト電極９、コントロールゲート電極13の夫々の側壁にサ
イドウォールスペーサ18を形成する。サイドウォールス
ペーサ18は、例えばCVDで堆積させた酸化珪素膜にRIE等
の異方性エッチングを施すことによって形成することが
できる。Next, a sidewall spacer 18 is formed on each side wall of each of the gate electrodes 9, 13, the floating gate electrode 9, and the control gate electrode 13. The sidewall spacers 18 can be formed, for example, by performing anisotropic etching such as RIE on a silicon oxide film deposited by CVD.
次、DRAMのメモリセルDMのメモリセル選択用MISFET Q
dsの形成領域、EEPROMのメモリセルFM形成領域、EPROM
のメモリセルEM形成領域、CMOSのｎチャネルMISFET Q
n1、Qn2形成領域において、半導体基板１の主面部にn+
型半導体領域19を形成する。半導体領域19は例えば1016
［atoms/cm2］程度のAsを60〜100［KeV］程度のエネル
ギのイオン打込みで導入することによって形成すること
ができる。半導体領域19は、夫々のゲート電極９、13、
フローティングゲート電極９、コントロールゲート電極
13に対して自己整合で形成される。この半導体領域19を
形成する工程によって、メモリセルDMのメモリセル選択
用MISFET Qds、メモリセルFMの電界効果トランジスタQ
f、メモリセル選択用MISFET Qfs、メモリセルEMの電界
効果トランジスタ、ｎチャネルMISFET Qn1、Qn2の夫々
が完成する。Next, MISFET Q for selecting memory cell of DRAM memory cell DM
ds formation area, EEPROM memory cell FM formation area, EPROM
Memory cell EM formation area, CMOS n-channel MISFET Q
In the n 1 and Qn 2 formation regions, n +
A type semiconductor region 19 is formed. The semiconductor region 19 is, for example, 10 16
It can be formed by introducing As of about [atoms / cm 2 ] by ion implantation with energy of about 60 to 100 [KeV]. The semiconductor region 19 includes the respective gate electrodes 9, 13,
Floating gate electrode 9, control gate electrode
13 is formed in a self-aligned manner. By the process of forming the semiconductor region 19, the MISFET Qds for selecting the memory cell of the memory cell DM and the field-effect transistor Qds of the memory cell FM
f, the MISFET Qfs for memory cell selection, the field effect transistor of the memory cell EM, and the n-channel MISFETs Qn 1 and Qn 2 are completed.
次に、第９図Ａ及び第９図Ｂに示すように、QMOSのｐ
チャネルMISFET Qp1、Qp2の夫々の形成領域において、
ウエル領域２の主面部にp+型半導体領域20を形成する。
半導体領域20は例えば1015［atoms/cm2］程度のＢを10
〜20［KeV］程度のエネルギのイオン打込みで導入する
ことによって形成することができる。この半導体領域20
を形成する工程によって、ｐチャネルMISFET Qp1、Qp2
の夫々が完成する。Next, as shown in FIG. 9A and FIG.
In each of the formation regions of the channel MISFETs Qp 1 and Qp 2 ,
A p + type semiconductor region 20 is formed on the main surface of the well region 2.
For example, the semiconductor region 20 contains B of about 10 15 [atoms / cm 2 ].
It can be formed by ion implantation with energy of about 20 [KeV]. This semiconductor region 20
Forming the p-channel MISFETs Qp 1 , Qp 2
Are completed.
次に、層間絶縁膜21、接続孔22の夫々を順次形成し、
前記第１図Ａ及び第１図Ｂに示すように、配線23を形成
する。層間絶縁膜21は例えばBPSG膜若しくはPSG膜の単
層か、或はそれを主体とした複合膜で形成する。Next, each of the interlayer insulating film 21 and the connection hole 22 is sequentially formed,
As shown in FIGS. 1A and 1B, a wiring 23 is formed. The interlayer insulating film 21 is formed of, for example, a single layer of a BPSG film or a PSG film, or a composite film mainly including the same.
この後、基板全面にファイナルパッシベーション膜
（図示しない）を形成することによって、本実施例Ｉの
半導体集積回路装置は完成する。Thereafter, a final passivation film (not shown) is formed on the entire surface of the substrate, whereby the semiconductor integrated circuit device of Example I is completed.
このように、情報蓄積用容量素子Ｃを有するDRAMのメ
モリセル（ダイナミック型記憶素子）DM及びトンネル絶
縁膜８を有するEEPROMのメモリセル（不揮発性記憶素
子）FMを備えた半導体集積回路装置の製造方法におい
て、前記メモリセルDMの情報蓄積用容量素子Ｃの誘電体
膜８を形成する工程と、前記メモリセルFMのトンネル絶
縁膜８を形成する工程とを同一製造工程で行うことによ
り、前記誘電体膜８を形成する工程でトンネル絶縁膜８
を形成することができるので、トンネル絶縁膜８を形成
する工程に相当する分、半導体集積回路装置の製造工程
を低減することができる。As described above, the manufacture of the semiconductor integrated circuit device including the DRAM memory cell (dynamic storage element) DM having the information storage capacitive element C and the EEPROM memory cell (nonvolatile storage element) FM having the tunnel insulating film 8 is manufactured. In the method, the step of forming the dielectric film 8 of the information storage capacitive element C of the memory cell DM and the step of forming the tunnel insulating film 8 of the memory cell FM are performed in the same manufacturing step, thereby achieving the dielectric constant. In the process of forming the body film 8, the tunnel insulating film 8 is formed.
Can be formed, so that the number of manufacturing steps of the semiconductor integrated circuit device can be reduced corresponding to the step of forming the tunnel insulating film 8.
また、情報蓄積用容量素子Ｃを有するDRAMのメモリセ
ルDM及びトンネル絶縁膜８を有するEEPROMのメモリセル
FMを備えた半導体集積回路装置の製造方法において、前
記メモリセルDMの情報蓄積用容量素子Ｃの下部電極を形
成する半導体領域７を形成する工程と、前記メモリセル
FMの電界効果トランジスタQfの半導体領域７を形成する
工程とを同一製造工程で行い、この後、前記情報蓄積用
容量素子Ｃの誘電体膜８を形成する工程と、前記電界効
果トランジスタQfのトンネル絶縁膜８を形成する工程と
を同一製造工程で行うことにより、前記情報蓄積用容量
素子Ｃの半導体領域７及び誘電体膜８を形成する工程で
電界効果トランジスタQfの半導体領域７及びトンネル絶
縁膜８を形成することができるので、前記半導体領域７
及びトンネル絶縁膜８を形成する工程に相当する分、半
導体集積回路装置の製造工程を低減することができる。Also, a memory cell DM of a DRAM having a capacitance element C for storing information and a memory cell of an EEPROM having a tunnel insulating film 8 are provided.
Forming a semiconductor region 7 for forming a lower electrode of an information storage capacitor C of the memory cell DM in a method of manufacturing a semiconductor integrated circuit device provided with FM;
The step of forming the semiconductor region 7 of the FM field effect transistor Qf is performed in the same manufacturing process, and thereafter, the step of forming the dielectric film 8 of the information storage capacitor C and the step of forming the tunnel of the field effect transistor Qf are performed. The step of forming the insulating film 8 and the step of forming the dielectric film 8 are performed in the same manufacturing process, thereby forming the semiconductor region 7 of the field effect transistor Qf and the tunnel insulating film in the step of forming the dielectric film 8 and the semiconductor region 7 of the information storage capacitor C. 8 can be formed, so that the semiconductor region 7 can be formed.
In addition, the manufacturing process of the semiconductor integrated circuit device can be reduced by the amount corresponding to the process of forming the tunnel insulating film 8.
また、情報蓄積用容量素子Ｃを有するDRAMのメモリセ
ルDM及びフローティングゲート電極９を有するEEPROMの
メモリセルFM（又は及びEPROMのメモリセルEM）を備え
た半導体集積回路装置の製造方法において、前記メモリ
セルDMの情報蓄積用容量素子Ｃのプレート電極（上部電
極）９を形成する工程と、前記メモリセルFM（又は及び
メモリセルEM）のフローティングゲート電極９を形成す
る工程とを同一製造工程で行うことにより、前記情報蓄
積用容量素子Ｃのプレート電極９を形成する工程でフロ
ーティングゲート電極９を形成することができるので、
フローティングゲート電極９を形成する工程に相当する
分、半導体集積回路装置の製造工程を低減することがで
きる。Further, in the method for manufacturing a semiconductor integrated circuit device provided with a memory cell DM of a DRAM having an information storage capacitor C and a memory cell FM of an EEPROM having a floating gate electrode 9 (or a memory cell EM of an EPROM), The step of forming the plate electrode (upper electrode) 9 of the information storage capacitive element C of the cell DM and the step of forming the floating gate electrode 9 of the memory cell FM (and the memory cell EM) are performed in the same manufacturing process. Thereby, the floating gate electrode 9 can be formed in the step of forming the plate electrode 9 of the information storage capacitive element C.
The manufacturing steps of the semiconductor integrated circuit device can be reduced by the amount corresponding to the step of forming the floating gate electrode 9.
また、情報蓄積用容量素子Ｃ及びメモリセル選択用MI
SFET Qdsを有するDRAMのメモリセルDM及びフローティン
グゲート電極９及びコントロールゲート電極13を有する
EEPROMのメモリセルFM（又は及びEPROMのメモリセルE
M）を備えた半導体集積回路装置の製造方法において、
前記メモリセルDMの情報蓄積用容量素子Ｃのプレート電
極（上部電極）９を形成する工程と、前記メモリセルFM
（又は及びメモリセルEM）のフローティングゲート電極
９を形成する工程とを同一製造工程で行い、前記メモリ
セルDMのメモリセル選択用MISFET Qdsのゲート電極13を
形成する工程と、前記メモリセルFM（又はメモリセルE
M）のコントロールゲート電極13を形成する工程とを同
一製造工程で行うことにより、前記情報蓄積用容量素子
Ｃのプレート電極９及びメモリセル選択用MISFET Qdsの
ゲート電極13を形成する工程でメモリセルFMのフローテ
ィングゲート電極９及びコントロールゲート電極９を形
成することができるので、フローティングゲート電極９
及びコントロールゲート電極13を形成する工程に相当す
る分、半導体集積回路装置の製造工程を低減することが
できる。The information storage capacitor C and the memory cell selection MI
It has a memory cell DM of DRAM having SFET Qds and a floating gate electrode 9 and a control gate electrode 13.
EEPROM memory cell FM (or EPROM memory cell E)
M) in a method of manufacturing a semiconductor integrated circuit device comprising:
Forming a plate electrode (upper electrode) 9 of the information storage capacitive element C of the memory cell DM;
Forming the floating gate electrode 9 of the memory cell EM (or the memory cell EM) and the step of forming the gate electrode 13 of the MISFET Qds for selecting the memory cell of the memory cell DM; Or memory cell E
M) by forming the control gate electrode 13 in the same manufacturing process as in the step of forming the plate electrode 9 of the information storage capacitor C and the gate electrode 13 of the memory cell selection MISFET Qds. Since the floating gate electrode 9 and the control gate electrode 9 of FM can be formed, the floating gate electrode 9
In addition, the number of manufacturing steps of the semiconductor integrated circuit device can be reduced by an amount corresponding to the step of forming the control gate electrode 13.
さらに、DRAMのメモリセルDM及びEEPROMのメモリセル
FMを有する半導体集積回路装置の製造方法において、前
記メモリセルDMの情報蓄積用容量素子Ｃの半導体領域
７、誘電体膜８、プレート電極９、メモリセル選択用MI
SFET Qdsのゲート電極13の夫々を形成する工程と、前記
メモリセルFMの半導体領域７、トンネル絶縁膜８、フロ
ーティングゲート電極９、コントロールゲート電極13の
夫々を形成する工程とを同一製造工程で行うことによ
り、前記メモリセルDMの半導体領域74、誘電体膜８、プ
レート電極９、ゲート電極13の夫々を形成する工程で前
記メモリセルFMの半導体領域７、トンネル絶縁膜８、フ
ローティングゲート電極９、コントロールゲート電極13
の夫々を形成することができるのでそれに相当する分、
半導体集積回路装置の製造工程をより低減することがで
きる。Furthermore, DRAM memory cells DM and EEPROM memory cells
In a method of manufacturing a semiconductor integrated circuit device having an FM, a semiconductor region 7, a dielectric film 8, a plate electrode 9, and a memory cell selecting MI of an information storage capacitive element C of the memory cell DM.
The step of forming each of the gate electrodes 13 of the SFET Qds and the step of forming each of the semiconductor region 7, the tunnel insulating film 8, the floating gate electrode 9, and the control gate electrode 13 of the memory cell FM are performed in the same manufacturing process. Accordingly, in the step of forming each of the semiconductor region 74, the dielectric film 8, the plate electrode 9, and the gate electrode 13 of the memory cell DM, the semiconductor region 7, the tunnel insulating film 8, the floating gate electrode 9, Control gate electrode 13
Each of which can be formed.
The manufacturing process of the semiconductor integrated circuit device can be further reduced.
（実施例 II） 本実施例IIは、前記実施例Ｉの半導体集積回路装置に
おいて、DRAMのメモリセルの情報蓄積用容量素子のプレ
ート電極を第２層目のゲート電極材料で形成し、メモリ
セル選択用MISFETのゲート電極を第１層目のゲート電極
材料で形成した、本発明の第２実施例である。(Embodiment II) The present embodiment II is directed to the semiconductor integrated circuit device according to the embodiment I, wherein the plate electrode of the information storage capacitor element of the DRAM memory cell is formed of the second-layer gate electrode material. This is a second embodiment of the present invention in which the gate electrode of the selection MISFET is formed of the first-layer gate electrode material.
本発明の実施例IIであるマイクロコンピュータを内蔵
する半導体集積回路装置を第10図（各素子を示す要部断
面図）で示す。本実施例IIはDRAMのメモリセルを除くそ
の他の素子構造が前記実施例Ｉと同一構造であるので、
第10図はDRAMのメモリセルDM、EEPROMのメモリセルFM及
びEPROMのメモリセルEMだけを示す。A semiconductor integrated circuit device incorporating a microcomputer according to a second embodiment of the present invention is shown in FIG. This embodiment II has the same element structure as the above embodiment I except for the memory cell of the DRAM.
FIG. 10 shows only the memory cell DM of the DRAM, the memory cell FM of the EEPROM, and the memory cell EM of the EPROM.
第10図に示すように、半導体集積回路装置のDRAMのメ
モリセルDMは、メモリセル選択用MISFET Qdsと情報蓄積
用容量素子Ｃとの直列回路で構成されている。As shown in FIG. 10, the memory cell DM of the DRAM of the semiconductor integrated circuit device is composed of a series circuit of a MISFET Qds for selecting a memory cell and a capacitance element C for storing information.
前記メモリセルDMの情報蓄積用容量素子Ｃは、ｎ型半
導体領域（下部電極）７、誘電体膜８、プレート電極
（上部電極）13の夫々を順次重ね合せたプレーナ構造で
達成されている。プレート電極13は第２層目のゲート電
極材料で形成されている。誘電体膜８は、EEPROMのメモ
リセルFMの電界効果トランジスタQfのトンネル絶縁膜８
と同様に薄い膜厚で形成されている。The information storage capacitor C of the memory cell DM is achieved by a planar structure in which an n-type semiconductor region (lower electrode) 7, a dielectric film 8, and a plate electrode (upper electrode) 13 are sequentially stacked. The plate electrode 13 is formed of a second-layer gate electrode material. The dielectric film 8 is a tunnel insulating film 8 of the field effect transistor Qf of the memory cell FM of the EEPROM.
It is formed with a thin film thickness in the same manner as described above.
メモリセル選択用MISFET Qdsは、半導体基板１、ゲー
ト絶縁膜６、ゲート電極９、ソース領域及びドレイン領
域である一対のｎ型半導体領域15及び一対のn+型半導体
領域19で構成されている。ゲート電極９は第１層目のゲ
ート電極材料で形成されている。The memory cell selection MISFET Qds includes a semiconductor substrate 1, a gate insulating film 6, a gate electrode 9, a pair of n-type semiconductor regions 15 serving as a source region and a drain region, and a pair of n + -type semiconductor regions 19. The gate electrode 9 is formed of a first-layer gate electrode material.
次に、前記半導体集積回路装置の製造方法について、
第11図乃至第13図（各製造工程毎に示す要部断面図）を
用いて簡単に説明する。Next, a method for manufacturing the semiconductor integrated circuit device will be described.
A brief description will be given with reference to FIGS. 11 to 13 (cross-sectional views of main parts shown in respective manufacturing steps).
まず、前記実施例Ｉと同様に、半導体基板１にウエル
領域２を形成した後、フィールド絶縁膜３、ｐ型チャネ
ルストッパ領域４の夫々を順次形成する。First, as in the first embodiment, after the well region 2 is formed in the semiconductor substrate 1, the field insulating film 3 and the p-type channel stopper region 4 are sequentially formed.
次に、半導体素子形成領域において、半導体基板１、
ウエル領域２の夫々の主面上にゲート絶縁膜6Aを形成す
る。Next, in the semiconductor element formation region, the semiconductor substrate 1,
A gate insulating film 6A is formed on each main surface of well region 2.
次に、DRAMのメモリセルDMの情報蓄積用容量素子Ｃ形
成領域、EEPROMのメモリセルFMの電界効果トランジスタ
Qf形成領域の夫々の半導体基板１の主面部にｎ型半導体
領域７を形成する。Next, the area for forming the information storage capacitor C of the memory cell DM of the DRAM and the field effect transistor of the memory cell FM of the EEPROM
An n-type semiconductor region 7 is formed on the main surface of each semiconductor substrate 1 in the Qf formation region.
次に、EEPROMのメモリセルFMの電界効果トランジスタ
Qf形成領域において、半導体領域７上の一部のゲート絶
縁膜6Aを除去し、第11図に示すように、その除去された
領域にトンネル絶縁膜８を形成する。このトンネル絶縁
膜８を形成する工程によって、その他の領域のゲート絶
縁膜6Aをゲート絶縁膜６に成長させる。前記実施例Ｉと
異なり本実施例IIは、トンネル絶縁膜８を形成する工程
と別の工程によって情報蓄積用容量素子Ｃの誘電体膜８
を形成する。Next, the field effect transistor of the EEPROM memory cell FM
In the Qf formation region, a part of the gate insulating film 6A on the semiconductor region 7 is removed, and a tunnel insulating film 8 is formed in the removed region as shown in FIG. Through the step of forming the tunnel insulating film 8, the gate insulating film 6A in other regions is grown on the gate insulating film 6. Unlike the first embodiment, the second embodiment is different from the first embodiment in that the dielectric film 8 of the information storage capacitor C is formed by a process different from the process of forming the tunnel insulating film 8.
To form
次に、ゲート絶縁膜６上及びトンネル絶縁膜８上を含
む基板全面に第１層目のゲート電極層９を形成する。そ
して、第１層目のゲート電極層９に所定のパターンニン
グを施し、ゲート電極９及びフローティングゲート電極
９を形成する。ゲート電極９は、DRAMのメモリセルDMの
メモリセル選択用MISFET Qds形成領域、EEPROMのメモリ
セルFMのメモリセル選択用MISFET Qfs形成領域の夫々の
ゲート絶縁膜６上に形成される。フローティングゲート
電極９は、EEPROMのメモリセルFMの電界効果トランジス
タQfのゲート絶縁膜６及びトンネル絶縁膜８上、EPROM
のメモリセルEMのゲート絶縁膜６上の夫々に形成され
る。なお、図示しないが、ゲート電極９は、周辺回路の
CMOSのｎチャネルMISFET Qn1形成領域、ｐチャネルMISF
ET Qp1形成領域の夫々のゲート絶縁膜６上にも形成され
る。Next, a first-layer gate electrode layer 9 is formed on the entire surface of the substrate including the gate insulating film 6 and the tunnel insulating film 8. Then, predetermined patterning is performed on the first gate electrode layer 9 to form the gate electrode 9 and the floating gate electrode 9. The gate electrode 9 is formed on each of the gate insulating films 6 in the memory cell selecting MISFET Qds forming region of the DRAM memory cell DM and the memory cell selecting MISFET Qfs forming region of the EEPROM memory cell FM. The floating gate electrode 9 is formed on the gate insulating film 6 and the tunnel insulating film 8 of the field effect transistor Qf of the memory cell FM of the EEPROM,
Are formed on the gate insulating film 6 of the memory cell EM. Although not shown, the gate electrode 9 is connected to a peripheral circuit.
CMOS n-channel MISFET Qn 1 formation region, p-channel MISF
Also formed on ET Qp 1 forming region of each of the gate insulating film 6.
次に、前記ゲート電極９、フローティングゲート電極
９の夫々の表面に絶縁膜11Aを形成する。絶縁膜11Aはゲ
ート電極９、フローティングゲート電極９の夫々の表面
を酸化した酸化珪素膜で形成する。この絶縁膜11Aを形
成する工程によって、図示しないが、周辺回路のｎチャ
ネルMISFET Qn2形成領域の半導体基板１の主面上、ｐチ
ャネルMISFET Qp2形成領域のウエル領域２の主面上の夫
々にゲート絶縁膜（12）の一部として使用されるゲート
絶縁膜が形成される。Next, an insulating film 11A is formed on each surface of the gate electrode 9 and the floating gate electrode 9. The insulating film 11A is formed of a silicon oxide film in which the respective surfaces of the gate electrode 9 and the floating gate electrode 9 are oxidized. The step of forming the insulating film 11A, although not shown, the n main surface of the channel MISFET Qn 2 forming region of the semiconductor substrate 1 in the peripheral circuit, p-channel MISFET Qp 2 forming regions respectively on the main surface of the well region 2 of the s Then, a gate insulating film used as a part of the gate insulating film (12) is formed.
次に、第12図に示すように、DRAMのメモリセルDMの情
報蓄積用容量素子Ｃ形成領域のゲート絶縁膜６を選択的
に除去し、半導体領域７の主面を露出させる。Next, as shown in FIG. 12, the gate insulating film 6 in the region for forming the information storage capacitor C of the memory cell DM of the DRAM is selectively removed, and the main surface of the semiconductor region 7 is exposed.
次に、前記露出された半導体領域７の主面上に誘電体
膜８を形成する。誘電体膜８は例えば半導体基板１の主
面を酸化して形成した酸化珪素膜で形成する。誘電体膜
８は、前記トンネル絶縁膜８と別の工程で形成される
が、実質的に同様の薄い膜厚で形成する。この誘電体膜
８を形成する工程によって、前記絶縁膜11Aを成長さ
せ、ゲート電極９の表面上に絶縁膜11、フローティング
ゲート電極９の表面上にゲート絶縁膜11を形成すること
ができる。また、周辺回路のCMOSのｎチャネルMISFET Q
n2形成領域、ｐチャネルMISFET Qp2形成領域の夫々にお
いて、前記ゲート絶縁膜を成長させ、ゲート絶縁膜12を
形成することができる。Next, a dielectric film 8 is formed on the exposed main surface of the semiconductor region 7. The dielectric film 8 is formed of, for example, a silicon oxide film formed by oxidizing the main surface of the semiconductor substrate 1. The dielectric film 8 is formed in a step different from that of the tunnel insulating film 8, but is formed with a substantially similar thin film thickness. By forming the dielectric film 8, the insulating film 11A can be grown to form the insulating film 11 on the surface of the gate electrode 9 and the gate insulating film 11 on the surface of the floating gate electrode 9. In addition, CMOS n-channel MISFET Q
In each of the n 2 formation region and the p-channel MISFET Qp 2 formation region, the gate insulating film can be grown to form the gate insulating film 12.
次に、誘電体膜８上、ゲート絶縁膜11上（及び図示し
ないゲート絶縁膜12上）等を含む基板全面に第２層目の
ゲート電極層13を形成する。そして、この第２層目のゲ
ート電極層13に２回のパターンニングを施し、第13図に
示すように、プレート電極13、コントロールゲート電極
13、シャント用配線13（及び周辺回路のゲート電極13）
の夫々を形成する。Next, a second-layer gate electrode layer 13 is formed on the entire surface of the substrate including the dielectric film 8, the gate insulating film 11, and the gate insulating film 12 (not shown). Then, the second gate electrode layer 13 is subjected to patterning twice, and as shown in FIG. 13, the plate electrode 13, the control gate electrode
13, Wiring for shunt 13 (and gate electrode 13 of peripheral circuit)
To form each.
この後、前記実施例Ｉと同様に、絶縁膜14、半導体領
域15、16、17、サイドウォールスペーサ18、半導体領域
19、20、層間絶縁膜21、接続孔22、配線23の夫々を順次
形成することによって、本実施例IIの半導体集積回路装
置は完成する。Thereafter, similarly to the embodiment I, the insulating film 14, the semiconductor regions 15, 16, 17, the sidewall spacers 18, the semiconductor region
The semiconductor integrated circuit device of Example II is completed by sequentially forming each of 19, 20, the interlayer insulating film 21, the connection hole 22, and the wiring 23.
このように構成される半導体集積回路装置は、前記実
施例Ｉの効果以外に以下の効果を奏することができる。The semiconductor integrated circuit device configured as described above has the following effects in addition to the effects of the first embodiment.
情報蓄積用容量素子Ｃを有するDRAMのメモリセルDM及
びコントロールゲート電極13を有するEEPROMのメモリセ
ルFM（又は及びEPROMのメモリセルEM）を備えた半導体
集積回路装置の製造方法において、前記メモリセルDMの
情報蓄積用容量素子Ｃのプレート電極（上部電極）13を
形成する工程と、前記メモリセルFM（又は及びメモリセ
ルEM）のコントロールゲート電極13を形成する工程とを
同一製造工程で行うことにより、前記情報蓄積用容量素
子Ｃのプレート電極13を形成する工程でコントロールゲ
ート電極13を形成することができるので、コントロール
ゲート電極13を形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。In a method of manufacturing a semiconductor integrated circuit device including a DRAM memory cell DM having an information storage capacitor C and an EEPROM memory cell FM (or EPROM memory cell EM) having a control gate electrode 13, the memory cell DM The step of forming the plate electrode (upper electrode) 13 of the information storage capacitor C and the step of forming the control gate electrode 13 of the memory cell FM (or memory cell EM) in the same manufacturing process. Since the control gate electrode 13 can be formed in the step of forming the plate electrode 13 of the information storage capacitive element C, the manufacturing process of the semiconductor integrated circuit device is equivalent to the step of forming the control gate electrode 13. Can be reduced.
また、情報蓄積用容量素子Ｃ及びメモリセル選択用MI
SFET Qdsを有するDRAMのメモリセルDM及びフローティン
グゲート電極９及びコントロールゲート電極13を有する
EEPROMのメモリセルFM（又は及びEPROMのメモリセルE
M）を備えた半導体集積回路装置の製造方法において、
前記メモリセルFMのフローティングゲート電極９を形成
する工程と、前記メモリセルDMのメモリセル選択用MISF
ET Qdsのゲート電極９を形成する工程とを同一製造工程
で行い、前記メモリセルFMのコントロールゲート電極13
を形成する工程と、前記メモリセルDMの情報蓄積用容量
素子Ｃのプレート電極13を形成する工程とを同一製造工
程で行うことにより、前記メモリセル選択用MISFET Qds
のゲート電極９及び情報蓄積用容量素子Ｃのプレート電
極13を形成する工程でメモリセルFMのフローティングゲ
ート電極９及びコントロールゲート電極９を形成するこ
とができるので、フローティングゲート電極９及びコン
トロールゲート電極13を形成する工程に相当する分、半
導体集積回路装置の製造工程を低減することができる。The information storage capacitor C and the memory cell selection MI
It has a memory cell DM of DRAM having SFET Qds and a floating gate electrode 9 and a control gate electrode 13.
EEPROM memory cell FM (or EPROM memory cell E)
M) in a method of manufacturing a semiconductor integrated circuit device comprising:
Forming a floating gate electrode 9 of the memory cell FM; and a memory cell selecting MISF of the memory cell DM.
The step of forming the gate electrode 9 of the ET Qds is performed in the same manufacturing process, and the control gate electrode 13 of the memory cell FM is formed.
And the step of forming the plate electrode 13 of the information storage capacitive element C of the memory cell DM in the same manufacturing process, whereby the memory cell selecting MISFET Qds
Since the floating gate electrode 9 and the control gate electrode 9 of the memory cell FM can be formed in the step of forming the gate electrode 9 and the plate electrode 13 of the information storage capacitive element C, the floating gate electrode 9 and the control gate electrode 13 are formed. Can be reduced by the amount corresponding to the step of forming the semiconductor integrated circuit device.
さらに、DRAMのメモリセルDM及びEEPROMのメモリセル
FMを有する半導体集積回路装置の製造方法において、前
記メモリセルDMの情報蓄積用容量素子Ｃの半導体領域
７、プレート電極13、メモリセル選択用MISFET Qdsのゲ
ート電極９の夫々を形成する工程と、前記メモリセルFM
の半導体領域７、コントロールゲート電極13、フローテ
ィングゲート電極９の夫々を形成する工程とを同一製造
工程で行うことにより、前記メモリセルDMの半導体領域
７、プレート電極13、ゲート電極９の夫々を形成する工
程で、前記メモリセルFMの半導体領域７、コントロール
ゲート電極13、フローティングゲート電極９の夫々を形
成することができるのでそれに相当する分、半導体集積
回路装置の製造工程をより低減することができる。Furthermore, DRAM memory cells DM and EEPROM memory cells
Forming a semiconductor region 7, a plate electrode 13, and a gate electrode 9 of a MISFET Qds for memory cell selection in the method of manufacturing a semiconductor integrated circuit device having an FM in the memory cell DM; The memory cell FM
And the step of forming each of the semiconductor region 7, the control gate electrode 13, and the floating gate electrode 9 are performed in the same manufacturing process to form the semiconductor region 7, the plate electrode 13, and the gate electrode 9 of the memory cell DM. In this step, each of the semiconductor region 7, the control gate electrode 13, and the floating gate electrode 9 of the memory cell FM can be formed, so that the manufacturing process of the semiconductor integrated circuit device can be further reduced correspondingly. .
（実施例 III） 本実施例IIIは、前記実施例Ｉの半導体集積回路装置
において、半導体素子を１層ゲート構造で構成した、本
発明の第３実施例である。(Embodiment III) Embodiment III is a third embodiment of the present invention in which the semiconductor element has a single-layer gate structure in the semiconductor integrated circuit device of Embodiment I.
本発明の実施例IIIであるマイクロコンピュータを内
蔵する半導体集積回路装置を第14図Ａ及び第14図Ｂ（各
素子を示す要部断面図）で示す。A semiconductor integrated circuit device incorporating a microcomputer according to Embodiment III of the present invention is shown in FIG. 14A and FIG. 14B (a cross-sectional view of a main part showing each element).
第14図Ａ及び第14図Ｂに示すように、DRAMのメモリセ
ルDMの情報蓄積用容量素子Ｃは、ｎ型半導体領域（下部
電極）７、誘電体膜８、プレート電極（上部電極）９の
夫々を順次重ね合せたプレーナ構造で構造されている。
プレート電極９は第１層目のゲート電極材料で形成され
ている。誘電体膜８は前記実施例１と同様に薄い膜厚で
形成されている。As shown in FIGS. 14A and 14B, the information storage capacitor C of the memory cell DM of the DRAM includes an n-type semiconductor region (lower electrode) 7, a dielectric film 8, and a plate electrode (upper electrode) 9. Are successively overlapped with each other in a planar structure.
The plate electrode 9 is formed of a first-layer gate electrode material. The dielectric film 8 is formed with a small thickness as in the first embodiment.
メモリセル選択用MISFET Qdsは、半導体基板１、ゲー
ト絶縁膜６、ゲート電極９、ソース領域及びドレイン領
域である一対のｎ型半導体領域15及び一対のn+型半導体
領域19で構成されている。ゲート電極９は第１層目のゲ
ート電極材料で形成されている。つまり、DRAMのメモリ
セルDMは１層ゲート構造で構成されている。The memory cell selection MISFET Qds includes a semiconductor substrate 1, a gate insulating film 6, a gate electrode 9, a pair of n-type semiconductor regions 15 serving as a source region and a drain region, and a pair of n + -type semiconductor regions 19. The gate electrode 9 is formed of a first-layer gate electrode material. That is, the memory cell DM of the DRAM has a single-layer gate structure.
EEPROMのメモリセルFMは、第14図Ａ及び第14図Ｂには
断面構造を示していないが、第17図（メモリセルの平面
図）に示すように、電界効果トランジスタQfとメモリセ
ル選択用MISFET Qfsとの直列回路で構成されている。The cross-sectional structure of the memory cell FM of the EEPROM is not shown in FIGS. 14A and 14B, but as shown in FIG. 17 (a plan view of the memory cell), the field-effect transistor Qf It is composed of a series circuit with MISFET Qfs.
電界効果トランジスタQfは、半導体基板１、ｎ型半導
体領域７、ゲート絶縁膜（第１ゲート絶縁膜）６、トン
ネル絶縁膜８、フローティングゲート電極９、ゲート絶
縁膜（第２ゲート絶縁膜）６、コントロールゲート電極
7A、ソース領域及びドレイン領域である一対のｎ型半導
体領域15及び一対のn+型半導体領域19で構成されてい
る。フローティングゲート電極９は第１層目のゲート電
極材料で形成されている。フローティングゲート電極９
は、ゲート幅方向に、ｎ型半導体領域で形成されたコン
トロールゲート電極7A上まで延在して設けられている。
フローティングゲート電極９とコントロールゲート電極
7Aとの間にはゲート絶縁膜（第２ゲート絶縁膜）６が設
けられている。コントロールゲート電極（半導体領域）
7Aは半導体領域７と同一製造工程で形成される。コント
ロールゲート電極7Aは接続孔22を通してワード線WLとし
て使用される配線23に接続されている。The field-effect transistor Qf includes a semiconductor substrate 1, an n-type semiconductor region 7, a gate insulating film (first gate insulating film) 6, a tunnel insulating film 8, a floating gate electrode 9, a gate insulating film (second gate insulating film) 6, Control gate electrode
7A, a pair of n-type semiconductor regions 15 and a pair of n + -type semiconductor regions 19 which are a source region and a drain region. The floating gate electrode 9 is formed of a first-layer gate electrode material. Floating gate electrode 9
Are provided so as to extend over the control gate electrode 7A formed of the n-type semiconductor region in the gate width direction.
Floating gate electrode 9 and control gate electrode
A gate insulating film (second gate insulating film) 6 is provided between the gate insulating film 7A and the gate insulating film 7A. Control gate electrode (semiconductor area)
7A is formed in the same manufacturing process as the semiconductor region 7. The control gate electrode 7A is connected through a connection hole 22 to a wiring 23 used as a word line WL.
メモリセル選択用MISFET Qfsは、第17図に示すよう
に、半導体基板１、ゲート絶縁膜６、ゲート電極９、ソ
ース領域及びドレイン領域である一対のｎ型半導体領域
15及び一対のn+型半導体領域19で構成されている。ゲー
ト電極９は第１層目のゲート電極材料で構成されてい
る。このゲート電極９はワード線（WL）９と一体に構成
されている。このメモリセル選択用MISFET Qfsは、前記
DRAMのメモリセルDMのメモリセル選択用MISFET Qds、周
辺回路のｎチャネルMISFET Qnと実質的に同一構造で構
成されている。つまり、EEPROMのメモリセルFMの電界効
果トランジスタQf、メモリセル選択用MISFET Qfsの夫々
は、１層ゲート構造で構成されている。As shown in FIG. 17, the memory cell selection MISFET Qfs includes a semiconductor substrate 1, a gate insulating film 6, a gate electrode 9, a pair of n-type semiconductor regions serving as a source region and a drain region.
15 and a pair of n + type semiconductor regions 19. The gate electrode 9 is made of a first-layer gate electrode material. This gate electrode 9 is formed integrally with the word line (WL) 9. This MISFET Qfs for memory cell selection is
The MISFET Qds for selecting a memory cell of the memory cell DM of the DRAM and the n-channel MISFET Qn of the peripheral circuit have substantially the same structure. That is, each of the field effect transistor Qf of the memory cell FM of the EEPROM and the MISFET Qfs for selecting a memory cell has a single-layer gate structure.
EPROMのメモリセルEMは、前記EEPROMのメモリセルFM
の電界効果トランジスタQfと似た構造で構成されてい
る。つまり、メモリセルEMは、半導体基板１、ゲート絶
縁膜（第１ゲート絶縁膜）６、フローティングゲート電
極９、ゲート絶縁膜（第２ゲート絶縁膜）６、コントロ
ールゲート電極（ｎ型半導体領域）7Aで構成されてい
る。このメモリセル（電界効果トランジスタ）EMは１層
ゲート構造で構成されている。The memory cell EM of the EPROM is the memory cell FM of the EEPROM.
And has a structure similar to that of the field effect transistor Qf. That is, the memory cell EM includes a semiconductor substrate 1, a gate insulating film (first gate insulating film) 6, a floating gate electrode 9, a gate insulating film (second gate insulating film) 6, and a control gate electrode (n-type semiconductor region) 7A. It is composed of This memory cell (field effect transistor) EM has a single-layer gate structure.
周辺回路のCMOSのチャネルMISFET Qnは、半導体基板
１、ゲート絶縁膜12、ゲート電極９、ソース領域及びド
レイン領域である一対のｎ型半導体領域15及び一対のn+
型半導体領域19で構成されている。ゲート電極９は第１
層目のゲート電極材料で形成されている。A CMOS channel MISFET Qn of the peripheral circuit includes a semiconductor substrate 1, a gate insulating film 12, a gate electrode 9, a pair of n-type semiconductor regions 15 serving as a source region and a drain region, and a pair of n +
It is composed of a type semiconductor region 19. The gate electrode 9 is the first
It is formed of the gate electrode material of the layer.
ｐチャネルMISFET Qpは、ウエル領域２、ゲート絶縁
膜12、ゲート電極９、ソース領域及びドレイン領域であ
る一対のｐ型半導体領域17及び一対のp+型半導体領域20
で構成されている。ゲート電極９は第１層目のゲート電
極材料で形成されている。つまり、CMOSのｎチャネルMI
SFET Qn、ｐチャネルMISFET Qpの夫々は１層ゲート構造
で構成されている。The p-channel MISFET Qp includes a well region 2, a gate insulating film 12, a gate electrode 9, a pair of p-type semiconductor regions 17 and a pair of p + -type semiconductor regions 20 which are a source region and a drain region.
It is composed of The gate electrode 9 is formed of a first-layer gate electrode material. In other words, CMOS n-channel MI
Each of the SFET Qn and the p-channel MISFET Qp has a single-layer gate structure.
次に、前記半導体集積回路装置の製造方法について、
第15図Ａ及び第15図Ｂと第16図Ａ及び第16図Ｂ（各製造
工程毎に示す要部断面図）とを用いて簡単に説明する。Next, a method for manufacturing the semiconductor integrated circuit device will be described.
A brief description will be given with reference to FIGS. 15A and 15B and FIGS. 16A and 16B (cross-sectional views of main parts shown in respective manufacturing steps).
まず、前記実施例Ｉと同様に、半導体基板１の主面部
にウエル領域２を形成し、この後、フィールド絶縁膜
３、ｐ型チャネルストッパ領域４の夫々を形成する。First, a well region 2 is formed in a main surface portion of a semiconductor substrate 1 and then a field insulating film 3 and a p-type channel stopper region 4 are formed in the same manner as in the first embodiment.
次に、半導体素子形成領域において、半導体基板１、
ウエル領域２の夫々の主面上にゲート絶縁膜の一部とし
て使用される絶縁膜6Aを形成する。Next, in the semiconductor element formation region, the semiconductor substrate 1,
An insulating film 6A used as a part of the gate insulating film is formed on each main surface of the well region 2.
次に、周辺回路のCMOSのｎチャネルMISFET Qn形成領
域、ｐチャネルMISFET Qp形成領域の夫々において、前
記絶縁膜6Aを選択的に除去する。Next, in each of the CMOS n-channel MISFET Qn forming region and the p-channel MISFET Qp forming region of the peripheral circuit, the insulating film 6A is selectively removed.
次に、前記絶縁膜6Aが除去された、ｐチャネルMISFET
Qn形成領域、ｐチャネルMISFET Qp形成領域の夫々にお
いて、半導体基板１、ウエル領域２の夫々の主面上に新
たにゲート絶縁膜12を形成する。このゲート絶縁膜12を
形成する工程によって、前記絶縁膜6Aを成長させ、半導
体基板１、ウエル領域２の夫々の主面上にゲート絶縁膜
６を形成する。Next, the p-channel MISFET from which the insulating film 6A has been removed
In each of the Qn formation region and the p-channel MISFET Qp formation region, a new gate insulating film 12 is formed on each of the main surfaces of the semiconductor substrate 1 and the well region 2. By the step of forming the gate insulating film 12, the insulating film 6A is grown, and the gate insulating film 6 is formed on each of the main surfaces of the semiconductor substrate 1 and the well region 2.
次に、第15図Ａ及び第15図Ｂに示すように、DRAMのメ
モリセルDMの情報蓄積用容量素子Ｃ形成領域、EEPROMの
メモリセルFMの電界効果トランジスタQf及びメモリセル
選択用MISFET Qfs形成領域、EPROMのメモリセルEM形成
領域の夫々において、半導体基板１の主面部にｎ型半導
体領域７及びコントロールゲート電極7Aを形成する。半
導体領域７、コントロールゲート電極7Aの夫々はイオン
打込みでｎ型不純物を導入することによって形成するこ
とができる。Next, as shown in FIGS. 15A and 15B, the formation area of the information storage capacitor C of the memory cell DM of the DRAM, the field effect transistor Qf of the memory cell FM of the EEPROM, and the MISFET Qfs for memory cell selection are formed. An n-type semiconductor region 7 and a control gate electrode 7A are formed on the main surface of the semiconductor substrate 1 in each of the region and the memory cell EM formation region of the EPROM. Each of the semiconductor region 7 and the control gate electrode 7A can be formed by introducing an n-type impurity by ion implantation.
次に、DRAMのメモリセルDMの情報蓄積用容量素子Ｃ形
成領域、EEPROMのメモリセルFMの電界効果トランジスタ
Qfの形成領域の夫々において、ゲート絶縁膜６を選択的
に除去する。そして、この除去された半導体基板１の主
面上に誘電体膜８、トンネル絶縁膜８の夫々を形成す
る。Next, the area for forming the information storage capacitor C of the memory cell DM of the DRAM and the field effect transistor of the memory cell FM of the EEPROM
In each of the Qf forming regions, the gate insulating film 6 is selectively removed. Then, a dielectric film 8 and a tunnel insulating film 8 are formed on the removed main surface of the semiconductor substrate 1.
次に、ゲート絶縁膜６上、12上、誘電体膜８上、トン
ネル絶縁膜８上の夫々を含む基板全面に第１層目のゲー
ト電極層９を形成する。この後、第１層目のゲート電極
層９に所定のパターンニングを施すことによって、第16
図Ａ及び第16図Ｂに示すように、プレート電極９、ゲー
ト電極９、フローティングゲート電極９の夫々を形成す
ることができる。プレート電極９はDRAMのメモリセルDM
の情報蓄積用容量素子Ｃの上部電極を形成する。ゲート
電極９は、前記メモリセルDMのメモリセル選択用MISFET
Qds、EEPROMのメモリセルFMのメモリセル選択用MISFET
Qfs、周辺回路のCMOSのMISFET Qn及びQpの夫々のゲー
ト電極を形成する。フローティングゲート電極９は、前
記メモリセルFMの電界効果トランジスタQf、EPROMのメ
モリセルEMの夫々のフローティングゲート電極を形成す
る。Next, a first-layer gate electrode layer 9 is formed on the entire surface of the substrate including the gate insulating films 6 and 12, the dielectric film 8, and the tunnel insulating film 8. Thereafter, the first gate electrode layer 9 is subjected to a predetermined patterning, so that
As shown in FIG. A and FIG. 16B, each of the plate electrode 9, the gate electrode 9, and the floating gate electrode 9 can be formed. The plate electrode 9 is a DRAM memory cell DM.
The upper electrode of the information storage capacitor C is formed. The gate electrode 9 is a MISFET for selecting a memory cell of the memory cell DM.
MISFET for memory cell selection of Qds, EEPROM memory cell FM
The gate electrodes of Qfs and the MISFETs Qn and Qp of the CMOS of the peripheral circuit are formed. The floating gate electrode 9 forms the respective floating gate electrodes of the field effect transistor Qf of the memory cell FM and the memory cell EM of the EPROM.
次に、前記実施例Ｉと同様に、半導体領域15、16、1
7、サイドウォールスペーサ18、半導体領域19、20、層
間絶縁膜21、接続孔22、配線23の夫々を順次形成するこ
とによって、前記第14図Ａ及び第14図Ｂに示すように、
半導体集積回路装置は完成する。Next, as in the first embodiment, the semiconductor regions 15, 16, 1
7, by sequentially forming each of the side wall spacer 18, the semiconductor regions 19 and 20, the interlayer insulating film 21, the connection hole 22, and the wiring 23, as shown in FIG. 14A and FIG. 14B,
The semiconductor integrated circuit device is completed.
このように構成される半導体集積回路装置は、前記実
施例Ｉの効果以外に以下の効果を奏することができる。The semiconductor integrated circuit device configured as described above has the following effects in addition to the effects of the first embodiment.
DRAMのメモリセルDM及びEEPROMのメモリセルFM（又は
及びEPROMのメモリセルEM）を備えた半導体集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積用
容量素子Ｃのｎ型半導体領域（下部電極）７を形成する
工程と、前記メモリセルFMのｎ型半導体領域７及びコン
トロールゲート電極（ｎ型半導体領域）7Aを形成する工
程とを同一製造工程で行うことにより、前記情報蓄積用
容量素子Ｃの半導体領域７を形成する工程で、前記メモ
リセルFMの半導体領域７及びコントロールゲート電極7A
を形成することができるので、半導体領域７及びコント
ロールゲート電極7Aを形成する工程に相当する分、半導
体集積回路装置の製造工程を低減することができる。In a method of manufacturing a semiconductor integrated circuit device including a memory cell DM of a DRAM and a memory cell FM of an EEPROM (or a memory cell EM of an EPROM), an n-type semiconductor region (lower part) of an information storage capacitive element C of the memory cell DM The step of forming the electrode 7 and the step of forming the n-type semiconductor region 7 and the control gate electrode (n-type semiconductor region) 7A of the memory cell FM are performed in the same manufacturing process, whereby the information storage capacitor element is formed. In the step of forming the semiconductor region 7 of C, the semiconductor region 7 of the memory cell FM and the control gate electrode 7A
Can be formed, so that the manufacturing process of the semiconductor integrated circuit device can be reduced by the amount corresponding to the process of forming the semiconductor region 7 and the control gate electrode 7A.
また、DRAMのメモリセルDM及びEEPROMのメモリセルFM
（又は及びEPROMのメモリセルEM）を備えた半導体集積
回路装置の製造方法において、前記メモリセルDMの情報
蓄積用容量素子Ｃのプレート電極（上部電極）９及びメ
モリセル選択用MISFET Qdsのゲート電極９を形成する工
程と、前記メモリセルFMの電界効果トランジスタQfのフ
ローティングゲート電極９を形成する工程とを同一製造
工程で行うことにより、前記情報蓄積用容量素子Ｃのプ
レート電極９及びメモリセル選択用MISFET Qdsのゲート
電極９を形成する工程で、前記メモリセルFMのフローテ
ィングゲート電極９を形成することができるので、フロ
ーティングゲート電極９を形成する工程に相当する分、
半導体集積回路装置の製造工程を低減することができ
る。In addition, the DRAM memory cell DM and the EEPROM memory cell FM
(Or an EPROM memory cell EM), comprising: a plate electrode (upper electrode) 9 of an information storage capacitor C of the memory cell DM and a gate electrode of a MISFET Qds for memory cell selection. 9 and the step of forming the floating gate electrode 9 of the field-effect transistor Qf of the memory cell FM in the same manufacturing step, thereby selecting the plate electrode 9 of the information storage capacitor C and the memory cell selection. In the step of forming the gate electrode 9 of the MISFET Qds for use, the floating gate electrode 9 of the memory cell FM can be formed.
The number of manufacturing steps of the semiconductor integrated circuit device can be reduced.
また、前記半導体集積回路装置は１層ゲート構造で構
成されているので、導電層数が少なく、半導体集積回路
装置の製造工程を簡略化することができる。Further, since the semiconductor integrated circuit device has a single-layer gate structure, the number of conductive layers is small, and the manufacturing process of the semiconductor integrated circuit device can be simplified.
（実施例 IV） 本実施例IVは、前記実施例Ｉの半導体集積回路装置に
おいて、DRAMのメモリセルの情報蓄積用容量素子をスタ
ックド構造で構成した、本発明の第４実施例である。(Example IV) Example IV is a fourth example of the present invention in which, in the semiconductor integrated circuit device of Example I, the information storage capacitor of the memory cell of the DRAM is configured in a stacked structure.
本発明の実施例IVであるマイクロコンピュータを内蔵
する半導体集積回路装置を第18図（各素子を示す要部断
面図）で示す。A semiconductor integrated circuit device incorporating a microcomputer according to Embodiment IV of the present invention is shown in FIG. 18 (a cross-sectional view of a principal part showing each element).
第18図に示すように、DRAMのメモリセルDMは、メモリ
セル選択用MISFET Qdsとスタックド構造の情報蓄積用容
量素子Ｃとの直列回路で構成されている。As shown in FIG. 18, the memory cell DM of the DRAM is composed of a series circuit of a memory cell selecting MISFET Qds and an information storage capacitor C having a stacked structure.
メモリセル選択用MISFET Qdsは、前記実施例IIIと同
様に、第１層目ゲート電極材料で形成したゲート電極９
で構成されている。The MISFET Qds for selecting a memory cell includes a gate electrode 9 formed of a first-layer gate electrode material in the same manner as in Example III.
It is composed of
情報蓄積用容量素子Ｃは、プレート電極（下部電極）
13、誘電体膜26、プレート電極27の夫々を順次重ね合せ
て構成されている。プレート電極13はメモリセル選択用
MISFET Qdsのデータ線23と接続されていない側の半導体
領域19に接続されている。この接続は、層間絶縁膜24に
形成された接続孔25を通して、かつサイドウォールスペ
ーサ18で規定されて行われている。プレート電極13は第
２層目のゲート電極材料例えば多結晶珪素膜で形成され
ている。誘電体膜26はCVD、スパッタ等の絶縁膜形成法
で形成された、酸化珪素膜、窒化珪素膜、タンタル酸化
膜の単層或はそれらの複合膜で形成されている。プレー
ト電極27は第３層目のゲート電極材料例えば多結晶珪素
膜で形成されている。前記第２層目のゲート電極材料、
第３層目のゲート電極材料の夫々は、図示しないが、他
の領域において配線や抵抗素子として使用されている。The information storage capacitor C is a plate electrode (lower electrode)
13, the dielectric film 26 and the plate electrode 27 are sequentially superposed. Plate electrode 13 is for memory cell selection
The MISFET Qds is connected to the semiconductor region 19 on the side not connected to the data line 23. This connection is made through connection holes 25 formed in the interlayer insulating film 24 and defined by the sidewall spacers 18. The plate electrode 13 is formed of a second-layer gate electrode material, for example, a polycrystalline silicon film. The dielectric film 26 is formed by a single layer of a silicon oxide film, a silicon nitride film, a tantalum oxide film, or a composite film thereof formed by an insulating film forming method such as CVD or sputtering. The plate electrode 27 is formed of a third-layer gate electrode material, for example, a polycrystalline silicon film. The second-layer gate electrode material,
Although not shown, each of the third-layer gate electrode materials is used as a wiring or a resistance element in another region.
EEPROMのメモリセルFM、EPROMのメモリセルEM、周辺
回路のCMOS（図示しない）の夫々は、前記実施例IIIと
同様に、１層ゲート構造で構成されている。Each of the memory cell FM of the EEPROM, the memory cell EM of the EPROM, and the CMOS (not shown) of the peripheral circuit has a single-layer gate structure, as in the embodiment III.
本実施例の半導体集積回路装置の製造方法は省略する
が、基本的には、DRAMのメモリセルDMのメモリセル選択
用MISFET Qds等、１層ゲート構造の半導体素子を形成し
た後に、メモリセルDMの情報蓄積用容量素子Ｃを形成す
る。Although the method of manufacturing the semiconductor integrated circuit device of this embodiment is omitted, basically, after forming a semiconductor element having a single-layer gate structure such as a MISFET Qds for selecting a memory cell of a memory cell DM of a DRAM, the memory cell DM Is formed.
このように構成される半導体集積回路装置は、前記実
施例Ｉの効果と同様の効果を奏することができる。The semiconductor integrated circuit device configured as described above can provide the same effects as those of the first embodiment.
以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変形し得ることは勿論である。As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications may be made without departing from the gist of the invention. Of course.
例えば、本発明は、EEPROMのメモリセルを１トランジ
スタ構造（電界効果トランジスタQfのみ）で構成しても
よい。For example, in the present invention, the memory cell of the EEPROM may be configured with a one-transistor structure (only the field-effect transistor Qf).
また、本発明は、EEPROMのメモリセルをMNOS（Ｍetal
Ｎitride Ｏxide Ｓemiconductor）構造の電界効果ト
ランジスタで構成してもよい。Further, the present invention is that the memory cells of the EEPROM MNOS (M etal
N itride O xide S emiconductor) may be constituted by a field effect transistor structure.
本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
ダイナミック型記憶素子及び不揮発性記憶素子を備え
た半導体集積回路装置において、製造工程を低減するこ
とができる。In a semiconductor integrated circuit device including a dynamic memory element and a nonvolatile memory element, the number of manufacturing steps can be reduced.
第１図Ａ及び第１図Ｂは、本発明の実施例Ｉであるマイ
クロコンピュータを内蔵する半導体集積回路装置の要部
断面図、 第２図Ａ及び第２図Ｂ乃至第９図Ａ及び第９図Ｂは、前
記半導体集積回路装置の各製造工程毎に示す要部断面
図、 第10図は、本発明の実施例IIであるマイクロコンピュー
タを内蔵する半導体集積回路装置の要部断面図、 第11図乃至第13図は、前記半導体集積回路装置の各製造
工程毎に示す要部断面図、 第14図Ａ及び第14図Ｂは、本発明の実施例IIIであるマ
イクロコンピュータを内蔵する半導体集積回路装置の要
部断面図、 第15図Ａ及び第15図Ｂと第16図Ａ及び第16図Ｂとは、前
記半導体集積回路装置の各製造工程毎に示す要部断面
図、 第17図は、前記半導体集積回路装置のEEPROMのメモリセ
ルを示す平面図、 第18図は、本発明の実施例IVであるマイクロコンピュー
タを内蔵する半導体集積回路装置の要部断面図である。 図中、DM,FM,EM……メモリセル、Qds,Qfs……メモリセ
ル選択用MISFET、Ｃ……情報蓄積用容量素子、Qf……電
界効果トランジスタ、Qn,Qp……MISFET、6,11,12……ゲ
ート絶縁膜、7,15,16,17,19,20……半導体領域、８……
誘電体膜，トンネル絶縁膜、９……ゲート電極，プレー
ト電極，フローティングゲート電極、13……ゲート電
極，コントロールゲート電極である。FIGS. 1A and 1B are cross-sectional views of a main part of a semiconductor integrated circuit device incorporating a microcomputer according to a first embodiment of the present invention. FIGS. 2A and 2B to 9A and FIG. FIG. 9B is a cross-sectional view of a main part showing each manufacturing process of the semiconductor integrated circuit device. FIG. 10 is a cross-sectional view of a main part of a semiconductor integrated circuit device incorporating a microcomputer according to Embodiment II of the present invention. FIGS. 11 to 13 are cross-sectional views showing the main parts of the semiconductor integrated circuit device in each manufacturing process. FIGS. 14A and 14B incorporate a microcomputer which is Embodiment III of the present invention. FIG. 15A and FIG. 15B and FIG. 16A and FIG. 16B are main part cross-sectional views showing respective manufacturing steps of the semiconductor integrated circuit device, FIG. 17 is a plan view showing an EEPROM memory cell of the semiconductor integrated circuit device, and FIG. FIG. 14 is a cross-sectional view of a main part of a semiconductor integrated circuit device including a microcomputer according to a fourth embodiment; In the figure, DM, FM, EM: memory cell, Qds, Qfs: MISFET for memory cell selection, C: capacitance element for information storage, Qf: field effect transistor, Qn, Qp: MISFET, 6, 11 , 12 ... gate insulating film, 7,15,16,17,19,20 ... semiconductor region, 8 ...
A gate electrode, a plate electrode, a floating gate electrode; 13, a gate electrode and a control gate electrode.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code Agency reference number FI Technical display location H01L 29/792
Claims (1)
報蓄積用容量素子及びメモリセル選択用MISFETを有する
複数のダイナミック型記憶素子より構成のDRAM部と、前
記半導体基体主面の他の所定領域部分にフローティング
ゲート電極及びコントロールゲート電極を有する不揮発
性記憶素子より構成のROM部とを備えた半導体集積回路
装置の製造方法であって、 前記ROM部における不揮発性記憶素子のコントロールゲ
ート電極のための導体膜堆積工程と、前記DRAM部におけ
るダイナミック型記憶素子のメモリセル選択用MISFETの
ゲート電極のための導体膜堆積工程とを同一製造工程で
行ない、 前記メモリセル選択用MISFETのゲート電極及び不揮発性
記憶素子のコントロールゲート電極の夫々は、多結晶珪
素膜、高融点金属シリサイド膜或いは高融点金属膜の単
層、又はそれらの複合膜で形成されることを特徴とする
半導体集積回路装置の製造方法。1. A DRAM section comprising a plurality of dynamic memory elements having a capacitor for storing information and an MISFET for selecting a memory cell in a predetermined region on one main surface of a semiconductor substrate, and a DRAM portion comprising another dynamic type storage device. A method of manufacturing a semiconductor integrated circuit device comprising: a ROM portion including a nonvolatile memory element having a floating gate electrode and a control gate electrode in a predetermined region; and a control gate electrode of the nonvolatile memory element in the ROM section. And a conductor film deposition step for a gate electrode of a MISFET for selecting a memory cell of a dynamic memory element in the DRAM part are performed in the same manufacturing process, and a gate electrode of the MISFET for selecting a memory cell and Each of the control gate electrodes of the nonvolatile memory element is a polycrystalline silicon film, a refractory metal silicide film or a refractory metal film. A method for manufacturing a semiconductor integrated circuit device, comprising a single layer or a composite film thereof.
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