JP2616380B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にバイアホールを介して基板裏面の導電体と
基板表面の導電体とが接続されている半導体装置の製造
方法に関する。The present invention relates relates to a method for producing <br/> a semiconductor device, a semiconductor device manufacturing and conductor conductor and the substrate surface of the substrate back surface is connected in particular via a via hole
About the method .
【０００２】[0002]
【従来の技術】化合物半導体装置に代表されるように、
近年超高周波半導体装置の市場が拡大し、超高周波帯で
の性能競争が激化している現在、重要な超高周波特性の
一つであるＧＬの極めて有力な改善手段としてバイアホ
−ル技術が多用されている。2. Description of the Related Art As represented by a compound semiconductor device,
In recent years, as the market for ultra-high frequency semiconductor devices has expanded and competition for performance in the ultra-high frequency band has intensified, via hole technology is often used as an extremely effective means of improving GL, one of the important ultra-high frequency characteristics. ing.
【０００３】図４は、従来のバイアホ−ル技術を説明す
る半導体装置の断面図である。図４において、301は半
導体基板、302はソ−スパッド、303はバイアホ−ル、30
4は第２の金属膜である。FIG. 4 is a sectional view of a semiconductor device for explaining a conventional via hole technology. 4, reference numeral 301 denotes a semiconductor substrate; 302, a source pad; 303, a via hole;
4 is a second metal film.
【０００４】半導体装置表面のソ−スパッド302からワ
イヤ−ボンデイングでソ−ス接地を行う際、ソ−スイン
ダクタンスの増加がみられる。「バイアホ−ル技術」と
は、上述したソ−スインダクタンスの増加を回避するた
め、図４に示すように、ソ−スパッド302の下に半導体
装置裏面につながるバイアホ−ル303を形成し、次いで
半導体装置裏面より第２の金属膜304を形成することに
より、上記バイアホ−ル303を通じて半導体装置裏面に
て直接接地を行う技術である。When the source is grounded by wire bonding from the source pad 302 on the surface of the semiconductor device, the source inductance increases. The "via hole technology" is to form a via hole 303 under the source pad 302 and connected to the back surface of the semiconductor device, as shown in FIG. 4, in order to avoid the increase in the source inductance described above. This is a technique in which the second metal film 304 is formed from the back surface of the semiconductor device to directly ground the back surface of the semiconductor device through the via hole 303.
【０００５】このバイアホ−ル303は、半導体装置に用
いられる半導体基板301の厚さが薄い程、加工形成し易
く、また、バイアホ−ル303内側面での第２の金属膜304
のステップカバレッジも確保され易い。しかしながら、
半導体装置それ自体の機械的強度を保つため、半導体基
板301を薄くするにも限界があり、通常20〜50μｍの厚
さの半導体基板301が用いられている。The via hole 303 is easier to process and form as the thickness of the semiconductor substrate 301 used for the semiconductor device is smaller, and the second metal film 304 on the inner side surface of the via hole 303 is formed.
Step coverage is also easily ensured. However,
In order to maintain the mechanical strength of the semiconductor device itself, there is a limit in reducing the thickness of the semiconductor substrate 301, and a semiconductor substrate 301 having a thickness of 20 to 50 μm is generally used.
【０００６】従って、前記図４に示すバイアホ−ル303
の深さも20〜50μｍであり、充分な接地による特性改
善、ひいては充分な信頼度を得るためには、側面へのス
テップカバレッジをいかに改善するかが肝要である。Therefore, the via hole 303 shown in FIG.
The depth is also 20 to 50 μm, and it is important to improve the step coverage on the side surface in order to improve the characteristics by sufficient grounding and to obtain sufficient reliability.
【０００７】このステップカバレッジを改善する方法と
して、図５に示す次のようなスル−ホ−ルの形成方法が
知られている（特開昭62−264642号公報参照）。図５
は、このステップカバレッジの従来の改善方法を説明す
る図であって、工程Ａ〜Ｆよりなるスル−ホ−ル形成工
程順断面図である。図５の工程Ａ〜Ｆにおいて、401は
半導体基板、402は第１の絶縁膜、403は開口部、404は
第２の絶縁膜、405は第１の配線、406は第１のフォトレ
ジスト、407は第３の絶縁膜、408は第２のフォトレジス
ト、409は第２の配線である。As a method for improving the step coverage, there is known a method for forming a through hole as shown in FIG. 5 (see Japanese Patent Application Laid-Open No. Sho 62-264642). FIG.
FIG. 4 is a view for explaining a conventional method for improving the step coverage, and is a cross-sectional view in the order of a through-hole forming step including steps A to F. In steps A to F of FIG. 5, 401 is a semiconductor substrate, 402 is a first insulating film, 403 is an opening, 404 is a second insulating film, 405 is a first wiring, 406 is a first photoresist, Reference numeral 407 denotes a third insulating film, 408 denotes a second photoresist, and 409 denotes a second wiring.
【０００８】図５工程Ａにおいて、半導体401上に第１
の絶縁膜402、第１の配線405、第２の絶縁膜404が形成
される。続いて、この第２の絶縁膜404上に、第１の配
線405に第２の配線409（図５工程Ｆ参照）を接続すべ
く、第１の配線405上の開口部403（図５工程Ｂ参照）の
形成予定位置が除去されてパタ−ニングされた第１のフ
ォトレジスト406が形成される。[0008] In step A of FIG.
, The first wiring 405, and the second insulating film 404 are formed. Subsequently, on the second insulating film 404, in order to connect the second wiring 409 to the first wiring 405 (see step F in FIG. 5), the opening 403 on the first wiring 405 (FIG. B) is removed to form a patterned first photoresist 406.
【０００９】次に、図５工程Ｂに示すように、例えばRI
E法を用い第１のフォトレジスト406と第２の絶縁膜404
とを同時にエッチングできる条件にてエッチバックを行
い、第２の絶縁膜404の段差部の平坦化を行うと共に開
口部403の形成を行う。Next, as shown in FIG.
The first photoresist 406 and the second insulating film 404 are formed by using the E method.
Etchback is performed under the conditions that can simultaneously etch the steps, and the step portion of the second insulating film 404 is flattened and the opening 403 is formed.
【００１０】次に、この開口部403の形成された半導体
基板401上に、図５工程Ｃに示すように、第３の絶縁膜4
07を形成し、更に図５工程Ｄにおいて、第３の絶縁膜40
7上に第２のフォトレジスト408を形成する。この第２の
フォトレジスト408は、前記開口部403がその除去部内に
含まれ、かつその除去部の径が開口部403より径大にな
るようにパタ−ニング形成される。Next, as shown in FIG. 5C, a third insulating film 4 is formed on the semiconductor substrate 401 in which the opening 403 is formed.
07 is formed, and in a step D in FIG. 5, the third insulating film 40 is formed.
A second photoresist 408 is formed on 7. The second photoresist 408 is patterned so that the opening 403 is included in the removed portion and the diameter of the removed portion is larger than that of the opening 403.
【００１１】次に、図５工程Ｅにおいて、上記半導体基
板401にエッチング処理及び第２のフォトレジスト408の
除去処理を行うことにより、２段の段差形状を持つ開口
部403及びその開口部内に第３の絶縁膜407から成る側壁
を形成する。次に、図５工程Ｆにおいて、第２の配線40
9を形成し、第１の配線405と開口部403を通して電気的
接続を行う。Next, in step E of FIG. 5, the semiconductor substrate 401 is subjected to an etching process and a removal process of the second photoresist 408, thereby forming an opening 403 having a two-step shape and a second step in the opening. A sidewall made of the third insulating film 407 is formed. Next, in step F of FIG.
9 is formed, and electrical connection is made through the first wiring 405 and the opening 403.
【００１２】[0012]
【発明が解決しようとする課題】以上説明した従来のス
ル−ホ−ルの形成方法を、図４に示したバイアホ−ル30
3の形成が必要な半導体装置に適用した場合、最初の開
口形成時にエッチングされる物質と同質の物質を開口後
に形成する必要があり、そして、バイアホ−ル303形成
適用時には、半導体結晶の形成が必要となる。The above-described conventional method for forming a through-hole is shown in FIG.
When applied to a semiconductor device that requires the formation of 3, the same material as the material to be etched at the time of the first opening formation must be formed after the opening, and when the via hole 303 is applied, the formation of the semiconductor crystal is Required.
【００１３】しかしながら、バイアホ−ル303の形成後
に半導体結晶の成長を行った場合、開口底部は、ソ−ス
パッド302の金属面が広く露出しており、半導体結晶を
成長させることができない。また、成長できたとしても
多結晶粒群等の表面モホロジ−のかなり劣化したものと
なり、後工程で均一に除去できない等の欠点を有してい
る。However, when the semiconductor crystal is grown after the formation of the via hole 303, the metal surface of the source pad 302 is widely exposed at the bottom of the opening, so that the semiconductor crystal cannot be grown. Further, even if it can be grown, the surface morphology of the polycrystalline grains or the like is considerably deteriorated, and it has a drawback that it cannot be uniformly removed in a later step.
【００１４】その上、バイアホ−ル303側面において
も、バイアホ−ル303形成時のドライエッチングのダメ
−ジにより結晶構造が崩れているため、半導体基板301
と同質の良好かつ均一な結晶を得ることができず、後工
程であるエッチング時のエッチレ−ト制御が困難になる
という欠点を有している。In addition, since the crystal structure of the via hole 303 is also broken at the side surface of the via hole 303 due to the damage of dry etching when the via hole 303 is formed, the semiconductor substrate 301
A good and uniform crystal of the same quality as that described above cannot be obtained, and it is difficult to control the etch rate during the subsequent etching step.
【００１５】更に、通常、結晶の成長を行うためには50
0℃以上の高温が必要である。一方、バイアホ−ル303の
形成は、表面パタ−ンであるソ−スパッド302に位置合
せをして行われる。従って、半導体表面の加工が完了し
た後に裏面からのバイアホ−ル形成加工が行われるのが
通例である。[0015] Further, usually, it is necessary to use 50 to grow a crystal.
A high temperature of 0 ° C or higher is required. On the other hand, formation of the via hole 303 is performed by aligning the via hole 303 with the source pad 302 which is a surface pattern. Therefore, via hole formation processing is usually performed from the back surface after the processing of the semiconductor surface is completed.
【００１６】そして、バイアホ−ル形成加工が行われる
際には、既にショットキ−接合やオ−ミック接合或いは
ＰＮ接合等が形成されており、これら接合の保護のため
350℃以上の高温を半導体装置に加えることができな
い。現在のところ、このような低温にて良好な半導体結
晶成長を行う手段がないため、バイアホ−ル303形成に
従来の前記図５工程Ａ〜Ｆに示すスル−ホ−ル形成方法
を適用し、これによりステップカバレッジの改善を行う
ことは困難である。When the via hole forming process is performed, a Schottky junction, an ohmic junction, a PN junction, and the like have already been formed.
A high temperature of 350 ° C. or higher cannot be applied to a semiconductor device. At present, since there is no means for performing good semiconductor crystal growth at such a low temperature, the conventional through hole forming method shown in FIGS. This makes it difficult to improve the step coverage.
【００１７】更に、一度開口したバイアホ−ルに更に径
大のバイアホ−ル開口部を形成する場合、目合露光が必
要である。バイアホ−ルの場合、先に述べたように深さ
が深いので、ステップカバレッジを充分改善するには多
段形状にする必要がある。このため、目合露光も複数回
行う必要がある。Further, when a via hole opening having a larger diameter is formed in the via hole which has been opened once, a target exposure is required. In the case of via holes, since the depth is deep as described above, it is necessary to form the via holes in a multi-stage shape to sufficiently improve the step coverage. For this reason, it is necessary to perform the target exposure a plurality of times.
【００１８】裏面からの加工の場合、裏面より研磨及び
エッチングして所望の厚さに半導体基板301にした後、
ガラス板等に貼付けて加工するのが通常である。In the case of processing from the back surface, the semiconductor substrate 301 is polished and etched from the back surface to a desired thickness.
It is usual to paste it on a glass plate or the like for processing.
【００１９】目合露光としては、通常コンタクト露光法
が用いられるが、このコンタクト露光法は顕微鏡による
目合せのため、複数回目合わせを行うと、(1) 目ずれ量
が積算され、正確な目合わせができない、(2) 目ズレマ
−ジンが積算され、パタ−ンが微細化できない、(3) 更
には、ＰＲ工程とエッチング工程とをくり返さなければ
ならないため、工程数が増大する、などの欠点を有して
いる。The contact exposure method is usually used as the alignment exposure. However, since this contact exposure method is performed by using a microscope, if alignment is performed a plurality of times, (1) the amount of misalignment is integrated and accurate alignment is performed. Alignment is not possible, (2) eye misalignment is accumulated and the pattern cannot be miniaturized, (3) furthermore, the number of steps increases because the PR step and the etching step must be repeated. Has the disadvantage of
【００２０】本発明は、従来技術における前記した諸問
題点、諸欠点に鑑み成されたものであって、本発明の第
１の目的は、バイアホールを有する半導体装置の製造方
法において、該バイアホール内のステップカバレッジを
改善し、半導体装置の信頼性向上を図ることにある。ま
た、本発明の第２の目的は、目合せ時の目ズレ等による
不良発生を低減し、歩留り向上を図ると共に目合わせで
は不可能な微細な段差構造の形成を可能にするバイアホ
ールを有する半導体装置の製造方法を提供することにあ
る。The present invention has been made in view of the above-mentioned problems and drawbacks in the prior art. A first object of the present invention is to provide a method of manufacturing a semiconductor device having via holes.
An object of the present invention is to improve the step coverage in the via hole and improve the reliability of the semiconductor device. A second object of the present invention is to reduce the occurrence of defects due to misalignment or the like during alignment, improve the yield, and have a via hole that enables formation of a fine step structure that cannot be achieved by alignment. An object of the present invention is to provide a method for manufacturing a semiconductor device.
【００２１】[0021]
【課題を解決するための手段】本発明の特徴は、バイア
ホ−ルを介して基板表面の導電体と基板裏面の導電体と
が接続された半導体装置の製造方法において、前記バイ
アホ−ルは、基板裏面から基板表面に向かって段階的に
小さな径となる複数の開口によって形成し、かつ、基板
表面寄りの開口は隣接する基板裏面寄りの開口に自己整
合されて順次形成する手段を採用する点にある。そし
て、好ましくは、基板裏面には、バイアホ−ル形成時に
半導体及び絶縁膜のエッチングマスク乃至エッチングス
トッパとして機能する金属膜を形成するものである。即
ち、本発明に係る半導体装置の製造方法の特徴は、 (1) 表面に金属膜パッドを有する半導体基板の裏面に第
１の金属膜を形成する工程と、 (2) 前記金属膜パッド下の前記第１の金属膜に開口を形
成し、前記第１の金属膜をマスクにして前記開口内の半
導体基板を所定の深さまでほぼ基板面に対して垂直にエ
ッチングして、前記半導体基板に第１の金属膜の開口と
同一平面形状の開口部を形成する工程と、 (3) 絶縁膜の堆積とそのエッチバックにより、前記開口
部の側面に側壁絶縁膜を形成する工程と、 (4) 前記第１の金属膜及び前記側壁絶縁膜をマスクとし
て半導体基板を所定の深さまでほぼ基板面に対して垂直
にエッチングして、前記半導体基板に前記開口部より平
面形状が小さい他の開口部を形成する工程と、を含み、
必要に応じて前記第(3)工程及び前記第(4)工程に相当す
る工程を繰り返すことにより、前記他の開口部より平面
形状が小さい別な開口部の形成を行い、平面形状が小さ
くなっていく複数の前記の開口部を前記金属膜パッドに
到達させた後、前記側壁絶縁膜を除去して段差があるバ
イアホールを形成し、前記バイアホール内に露出した金
属膜パッドの下面，前記バイアホール内及び前記第１の
金属膜を覆う第２の金属膜を形成して、前記第１の金属
膜と前記金属膜パッドとを接続することを特徴とする。 A feature of the present invention is a method of manufacturing a semiconductor device in which a conductor on the front surface of a substrate and a conductor on the back surface of the substrate are connected via a via hole. A method in which a plurality of openings gradually decreasing in diameter from the back surface of the substrate toward the front surface of the substrate is formed, and the openings near the front surface of the substrate are self-aligned with the openings near the back surface of the adjacent substrate, and are sequentially formed. It is in. Preferably, a metal film functioning as an etching mask or an etching stopper for the semiconductor and the insulating film is formed on the back surface of the substrate when the via hole is formed. That is, the method of manufacturing a semiconductor device according to the present invention features, (1) forming a first metal film on the back surface of the semiconductor substrate having a metal film pad on the surface, (2) under the metal film pads An opening is formed in the first metal film, and using the first metal film as a mask, the semiconductor substrate in the opening is etched substantially perpendicular to the substrate surface to a predetermined depth. > etching to, forming an opening of the aperture and coplanar shape of the first metal film on the semiconductor substrate, by (3) and its etchback deposition of the insulating film, the opening
Forming a sidewall insulating film on side surfaces of the parts, (4) perpendicular to the substantially substrate surface said first metal film and the sidewall insulating film of the semiconductor substrate to a predetermined depth as a mask
By etching the flat from the opening to the semiconductor substrate
And forming a further opening surface shape is small, a,
It corresponds to the (3) th step and the (4) th step as necessary.
By repeating the step of
Another opening with a small shape is formed, and the planar shape is small.
A plurality of the above-mentioned openings to the metal film pad
After reaching, the side wall insulating film is removed to remove the stepped barrier.
Forming an ear hole and exposing the gold exposed in the via hole
A bottom surface of the metal film pad, the inside of the via hole, and the first
Forming a second metal film covering the metal film to form the first metal film;
A film is connected to the metal film pad.
【００２２】[0022]
【実施例】次に本発明について図１〜３を参照して説明
する。なお、図１は、本発明の一実施例を説明する半導
体装置の断面図であり、図２及び図３は、本発明の一実
施例の形成方法を説明するための工程Ａ〜Ｈよりなる工
程順断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to FIGS. FIG. 1 is a cross-sectional view of a semiconductor device illustrating one embodiment of the present invention, and FIGS. 2 and 3 include steps A to H for describing a forming method of one embodiment of the present invention. FIG.
【００２３】（実施例１）図１は、本発明の一実施例の
半導体装置の断面図であり、図１において、・101は、
半導体基板（例えば50μｍの厚さをもつ半絶縁性GaAs基
板）、・102は、ソ−スパッド（例えば半導体基板101側
よりTi／Pt／Au＝1000オングストロ−ム／1000オングス
トロ−ム／4000オングストロ−ムの金属膜構成を持つソ
−スパッド）、・103は、バイアホ−ル（例えば３段の
段差形状を持ち、裏面より表面に向い3000オングストロ
−ムずつ各段の半径が小さな形状を持つバイアホ−
ル）、・104は、第２の金属膜（例えば半導体基板101表
面側よりTi／Pt／Au＝1000オングストロ−ム／1000オン
グストロ−ム／4000オングストロ−ムの金属膜構成を持
つ金属膜）、・105は、第１の金属膜（例えば半導体基
板101側よりTi／Pt＝1000オングストロ−ム／1000オン
グストロ−ムの金属膜構成を持つ金属膜）、をそれぞれ
示す。(Embodiment 1) FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention. In FIG.
A semiconductor substrate (for example, a semi-insulating GaAs substrate having a thickness of 50 μm) 102 is a source pad (for example, Ti / Pt / Au = 1000 angstroms / 1000 angstroms / 4000 angstroms from the semiconductor substrate 101 side). 103 is a via hole (e.g., a via hole having a three-level step shape and a radius of each step of 3,000 angstroms smaller than the rear surface toward the front surface).
104 is a second metal film (for example, a metal film having a metal film configuration of Ti / Pt / Au = 1000 Å / 1000 Å / 4000 Å from the surface side of the semiconductor substrate 101), Reference numeral 105 denotes a first metal film (for example, a metal film having a metal film configuration of Ti / Pt = 1000 Å / 1000 Å from the semiconductor substrate 101 side).
【００２４】バイアホ−ル103の側面におけるステップ
カバレッジは、途中に段差がなく半導体基板の表面側ま
で直線だった場合、第２の金属膜104を図１に示すよう
な構成にて形成しても、該基板表面近傍では1500オング
ストロ−ム前後の厚さになってしまい、膜構成金属の一
つであるPtに関しては、250オングストロ−ム前後にな
ってしまう。Ptは、Auのバリアメタルとしての機能を持
つため、上記の如く厚さが不足すると、半導体容器等に
実装する際、ソルダ−であるAuSn等がバイアホ−ル部よ
りはい上ってきて半導体装置の寿命を著しく損ねてしま
う。The step coverage on the side surface of the via hole 103 is such that if there is no step in the middle and the line is straight to the surface side of the semiconductor substrate, the second metal film 104 may be formed in the configuration as shown in FIG. In the vicinity of the substrate surface, the thickness becomes about 1500 angstroms, and the thickness of Pt, which is one of the constituent metals of the film, becomes about 250 angstroms. Since Pt has a function as a barrier metal of Au, if the thickness is insufficient as described above, when mounting on a semiconductor container or the like, AuSn or the like as a solder comes up from the via hole and the semiconductor device. Will significantly impair the life of the device.
【００２５】しかし、Ptは加工性に難点を持つがゆえに
厚く被着することができない。これに対して、本実施例
１のように例えば３段の段差形状にバイアホ−ル103を
形成すれば、基板表面近傍においても、例えばPt厚で50
0オングストロ−ム以上確保でき、寿命の劣化を抑制す
ることができる。However, Pt cannot be applied thickly because of its difficulty in workability. On the other hand, if the via holes 103 are formed in, for example, three steps as in the first embodiment, even if the Pt thickness is, for example, 50% even in the vicinity of the substrate surface.
0 angstrom or more can be secured, and deterioration of the life can be suppressed.
【００２６】次に、本実施例１の具体的な形成方法につ
いて図２、３を参照して説明する。なお、図２は、本発
明の一実施例の形成方法を説明するための工程Ａ〜Ｄよ
りなる工程順断面図であり、図３は、図２に続く工程Ｅ
〜Ｈよりなる工程順断面図である。Next, a specific forming method of the first embodiment will be described with reference to FIGS. FIG. 2 is a cross-sectional view of steps A to D for explaining a forming method according to one embodiment of the present invention, and FIG.
FIG. 6 is a sectional view in order of steps H to H.
【００２７】図２、３において、201は半導体基板、202
はソ−スパッド、203はバイアホ−ル、204は第２の金属
膜、205は第１の金属膜、206はフォトレジスト、207は
第１の絶縁膜、208は第２の絶縁膜である。2 and 3, reference numeral 201 denotes a semiconductor substrate;
Is a source pad, 203 is a via hole, 204 is a second metal film, 205 is a first metal film, 206 is a photoresist, 207 is a first insulating film, and 208 is a second insulating film.
【００２８】図２工程Ａにおいて、表面にソ−スパッド
202（例えば半導体基板側よりTi／Pt／Au＝1000オング
ストロ−ム／1000オングストロ−ム／4000オングストロ
−ムの金属膜構成を持つソ−スパッド）が形成された半
導体装置の基体を成す半導体基板201の裏面に第１の金
属膜205（例えば半導体基板側よりTi／Pt＝1000オング
ストロ−ム／1000オングストロ−ムの膜構成を有する金
属膜）を形成する。In step A of FIG. 2, a source pad is
A semiconductor substrate 201 as a base of a semiconductor device on which a 202 (for example, a source pad having a metal film configuration of Ti / Pt / Au = 1000 Å / 1000 Å / 4000 Å from the semiconductor substrate side) is formed. A first metal film 205 (for example, a metal film having a film configuration of Ti / Pt = 1000 Å / 1000 Å from the semiconductor substrate side).
【００２９】次に、図２工程Ｂにおいて、第１の金属膜
205上にバイアホール形成予定位置が除去されたフォト
レジスト206（例えば厚さ8000オングストロームのポジ
レジスト）を形成し、このフォトレジスト206をマスク
に第１の金属膜205を例えばイオンミリング法により除
去する。Next, in step B of FIG. 2, a first metal film is formed.
Via hole formation planned positions forming a photoresist 206 is removed (e.g. with a thickness of 8000 Å positive resist) on the 205, it is removed by the first metal film 205 using the photoresist 206 as a mask, for example, ion milling method I do.
【００３０】続いて、このフォトレジスト206を除去し
た後、図２工程Ｃに示すように、第１の金属膜205をマ
スクに半導体基板201（例えばGaAs基板）のドライエッ
チングを行い、例えば7μｍの深さの彫り込みを形成す
る。この際ドライエッチングのガスにSiCl4＋Cl2を用い
れば、Ptのエッチレ−トをGaAsの1／600以下におさえる
ことができるので、第１の金属膜205はほぼ完全なマス
ク材として作用する。Subsequently, after removing the photoresist 206, the semiconductor substrate 201 (for example, a GaAs substrate) is dry-etched using the first metal film 205 as a mask as shown in FIG. Form a depth engraving. At this time, if SiCl 4 + Cl 2 is used as a dry etching gas, the Pt etch rate can be suppressed to 1/600 or less of GaAs, so that the first metal film 205 functions as a substantially complete mask material.
【００３１】次に、図２工程Ｄにおいて、半導体基板20
1の裏面に第１の絶縁膜207（例えばSiO2膜）を5000オン
グストロ−ムの厚さで形成する。この時、前工程で形成
されたほり込みの側面には、約3000オングストロ−ムの
第１の絶縁膜207（例えばSiO2膜）が被着される。Next, in step D of FIG.
A first insulating film 207 (for example, an SiO 2 film) is formed on the back surface of the substrate 1 to a thickness of 5000 Å. At this time, a first insulating film 207 (for example, a SiO 2 film) of about 3000 Å is deposited on the side surface of the recess formed in the previous step.
【００３２】次に、図３工程Ｅにおいて、半導体基板20
1の裏面よりドライエッチング法（例えばCH4＋H2の混合
ガスを用いたRIE法）にて第１の絶縁膜207の除去を行
う。この際ドライエッチング法は、異方性エッチングの
性質を有するため、前工程にて形成されたほり込みの側
面には、第１の絶縁膜207にて形成された約3000オング
ストロ−ムの厚さの側壁が形成される。Next, in step E of FIG.
The first insulating film 207 is removed from the back surface of the first insulating film 207 by a dry etching method (for example, an RIE method using a mixed gas of CH 4 + H 2 ). At this time, since the dry etching method has the property of anisotropic etching, a thickness of about 3000 angstroms formed by the first insulating film 207 is formed on the side surface of the recess formed in the previous step. Are formed.
【００３３】次に、図３工程Ｆにおいて、第１の金属膜
205及び第１の絶縁膜207にて形成された側壁をマスクと
し、半導体基板201（例えばGaAs基板）のドライエッチ
ングを例えば7μｍエッチングされるように行う。この
際、図２工程Ｃと同様、SiCl4＋Cl2の混合ガスを用いれ
ば第１の金属膜205はエッチングされることなく、かつS
iO2のエッチレ−トをGaAsの1／100以下におさえること
ができるので、第１の絶縁膜207も殆どエッチングされ
ず、マスク材として充分作用する。Next, in step F of FIG. 3, a first metal film is formed.
Using the side wall formed by the 205 and the first insulating film 207 as a mask, dry etching of the semiconductor substrate 201 (for example, GaAs substrate) is performed so as to be etched by, for example, 7 μm. At this time, as in the step C of FIG. 2 , if a mixed gas of SiCl 4 + Cl 2 is used, the first metal film 205 is not etched, and
Since the etch rate of iO 2 can be suppressed to 1/100 or less of that of GaAs, the first insulating film 207 is hardly etched, and functions sufficiently as a mask material.
【００３４】次に、図３工程Ｇにおいて、前記図２工程
Ｄから図３工程Ｆまでの同様の工程をくり返し、第２の
絶縁膜208からなる側壁を形成すると共にソ−スパッド2
02に達するまで半導体基板201（例えばGaAs基板）のド
ライエッチングを行う。Next, in step G of FIG. 3, the same steps from step D of FIG. 2 to step F of FIG. 3 are repeated to form the side wall made of the second insulating film 208 and the source pad 2.
Dry etching of the semiconductor substrate 201 (for example, a GaAs substrate) is performed until reaching 02.
【００３５】次に、図２工程Ｈにおいて、第１の絶縁膜
207及び第２の絶縁膜208を例えばBHFを用いたウエット
エッチング法にて除去し、その後第２の金属膜204（例
えば半導体基板201側よりTi／Pt／Au＝1000オングスト
ロ−ム／1000オングストロ−ム／4000オングストロ−ム
の金属膜構成を持つ金属膜）を半導体基板201裏面より
形成し、ソ−スパッド202との電気的接続を行う。第２
の金属膜204の形成の際には、バイアホ−ル203の側面に
は約3000オングストロ−ムのテラスを持つ段差が２つ形
成されており、１つあたりの垂直部の長さは、一度にバ
イアホ−ル203を形成した場合の1／3となるのでステッ
プカバレッジも大幅に改善される。Next, in step H of FIG. 2, a first insulating film is formed.
The 207 and the second insulating film 208 are removed by, for example, a wet etching method using BHF, and then the second metal film 204 (for example, Ti / Pt / Au = 1000 Å / 1000 Å from the semiconductor substrate 201 side) A metal film having a metal film configuration of 4000 / Å is formed from the back surface of the semiconductor substrate 201, and is electrically connected to the source pad 202. Second
When the metal film 204 is formed, two steps having a terrace of about 3000 angstroms are formed on the side surface of the via hole 203, and the length of one vertical portion at a time is Since this is one third of the case where the via hole 203 is formed, the step coverage is greatly improved.
【００３６】（実施例２）この実施例２では、前記実施
例１において図２工程Ｄから図３工程Ｆまでを４回くり
返し、１回あたりの半導体基板のエッチング深さを4μ
ｍとすることで４段の段差構造を持つバイアホ−ル断面
形状のものを得た。この実施例２のように段差数を増や
すことにより、ステップカバレッジは更に改善された。(Embodiment 2) In this embodiment 2, the steps from step D to step F in FIG. 2 are repeated four times in the above-mentioned embodiment 1, and the etching depth of the semiconductor substrate per time is 4 μm.
By setting m, a via-hole cross-sectional shape having a four-step structure was obtained. The step coverage was further improved by increasing the number of steps as in the second embodiment.
【００３７】（実施例３）この実施例３では、前記実施
例１における半導体基板201（GaAs基板）に代えてSi基
板とした。このようにSi基板の場合でも同様の効果を得
ることができた。(Embodiment 3) In this embodiment 3, a Si substrate was used instead of the semiconductor substrate 201 (GaAs substrate) in the first embodiment. Thus, the same effect was obtained even in the case of the Si substrate.
【００３８】[0038]
【発明の効果】以上説明したように本発明は、半導体装
置の有するバイアホ−ルの断面形状として、(1) 絶縁膜
による側壁の形成と半導体基板裏面に形成された金属膜
をマスク材の一つとした半導体基板のエッチングのくり
返しによる自己整合的に形成された複数の段差を有し、
(2) 半導体装置裏面から表面に向う程小さな径を持たせ
る、ことにより、バイアホ−ル側面での特に半導体装置
表面近傍でのステップカバレッジを改善し、半導体容器
への実装時に用いられるソルダ−等の半導体装置表面へ
の這い上がり等を防止することができ、バイアホールを
有する半導体装置の信頼性向上を図ることができる。As described above, according to the present invention, as the cross-sectional shape of the via hole of the semiconductor device, (1) the formation of the side wall by the insulating film and the metal film formed on the back surface of the semiconductor substrate are used as one of the mask materials. Having a plurality of steps formed in a self-aligned manner by repeated etching of the semiconductor substrate,
(2) Improving step coverage on the via hole side surface, especially near the semiconductor device surface, by providing a smaller diameter from the back surface to the front surface of the semiconductor device, and solder used for mounting on the semiconductor container. Of the semiconductor device having the via hole can be prevented, and the reliability of the semiconductor device having via holes can be improved.
【００３９】また、本発明は、段差形成を自己整合的に
行うことで目合わせ時の目ズレ等による不良発生を低減
し、歩留まり向上を図ると共に目合わせでは不可能な微
細な段差構造の形状が可能とするため、半導体装置の理
論収量ひいてはスル−プットの向上を図ることができ
る。Further, the present invention reduces the occurrence of defects due to misalignment at the time of alignment by performing the step formation in a self-aligning manner, improves the yield, and improves the shape of the fine step structure which cannot be achieved by the alignment. Therefore, it is possible to improve the theoretical yield of the semiconductor device and, consequently, the throughput.
【図１】本発明の一実施例を説明する半導体装置の断面
図。FIG. 1 is a cross-sectional view of a semiconductor device illustrating one embodiment of the present invention.
【図２】本発明の一実施例の形成方法を説明する工程Ａ
〜Ｄよりなる工程順断面図。FIG. 2 is a process A illustrating a forming method according to an embodiment of the present invention;
FIG.
【図３】図２に続く工程Ｅ〜Ｈよりなる工程順断面図。FIG. 3 is a process order sectional view including steps E to H following FIG. 2;
【図４】従来のバイアホ−ル技術を説明する半導体装置
の断面図。FIG. 4 is a cross-sectional view of a semiconductor device for explaining a conventional via hole technology.
【図５】従来のステップカバレッジの改善方法を説明す
る図であって、工程Ａ〜Ｆよりなるスル−ホ−ル形成工
程順断面図。FIG. 5 is a view for explaining a conventional method for improving step coverage, and is a cross-sectional view in the order of a through-hole forming step including steps A to F.
101、201、301 半導体基板 102、202、302 ソ−スパッド 103、203、303 バイアホ−ル 104、204、304 第２の金属膜 105、205 第１の金属膜 206 フォトレジスト 207 第１の絶縁膜 208 第２の絶縁膜 401 半導体基板 402 第１の絶縁膜 403 開口部 404 第２の絶縁膜 405 第１の配線 406 第１のフォトレジスト 407 第３の絶縁膜 408 第２のフォトレジスト 409 第２の配線 101, 201, 301 Semiconductor substrate 102, 202, 302 Source pad 103, 203, 303 Via hole 104, 204, 304 Second metal film 105, 205 First metal film 206 Photoresist 207 First insulating film 208 second insulating film 401 semiconductor substrate 402 first insulating film 403 opening 404 second insulating film 405 first wiring 406 first photoresist 407 third insulating film 408 second photoresist 409 second Wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code Agency reference number FI Technical indication H01L 29/812
Claims (1)
基板の裏面に第１の金属膜を形成する工程と、 (2) 前記金属膜パッド下の前記第１の金属膜に開口を形
成し、前記第１の金属膜をマスクにして前記開口内の半
導体基板を所定の深さまでほぼ基板面に対して垂直にエ
ッチングして、前記半導体基板に第１の金属膜の開口と
同一平面形状の開口部を形成する工程と、 (3) 絶縁膜の堆積とそのエッチバックにより、前記開口
部の側面に側壁絶縁膜を形成する工程と、 (4) 前記第１の金属膜及び前記側壁絶縁膜をマスクとし
て半導体基板を所定の深さまでほぼ基板面に対して垂直
にエッチングして、前記半導体基板に前記開口部より平
面形状が小さい他の開口部を形成する工程と、 を含み、必要に応じて前記第(3)工程及び前記第(4)工程
に相当する工程を繰り返すことにより、前記他の開口部
より平面形状が小さい別な開口部の形成を行い、平面形
状が小さくなっていく複数の前記の開口部を前記金属膜
パッドに到達させた後、前記側壁絶縁膜を除去して段差
があるバイアホールを形成し、前記バイアホール内に露
出した金属膜パッドの下面，前記バイアホール内及び前
記第１の金属膜を覆う第２の金属膜を形成して、前記第
１の金属膜と前記金属膜パッドとを接続することを特徴
とする半導体装置の製造方法。Forming a step of forming a first metal film on the back surface of the semiconductor substrate, an opening (2) the first metal film below the metal film pads having a metal film pad to claim 1 (1) Surface Then, using the first metal film as a mask, the semiconductor substrate in the opening is etched substantially perpendicularly to the substrate surface to a predetermined depth , so that a semiconductor substrate is formed on the semiconductor substrate. Forming an opening having the same planar shape as the opening of the metal film; and (3) depositing the insulating film and etching back the same to form the opening.
Forming a sidewall insulating film on side surfaces of the parts, (4) perpendicular to the substantially substrate surface said first metal film and the sidewall insulating film of the semiconductor substrate to a predetermined depth as a mask
By etching the flat from the opening to the semiconductor substrate
Forming another opening having a small surface shape, and , if necessary, repeating the steps corresponding to the (3) step and the (4) step to obtain the other opening.
Form another opening with a smaller planar shape,
The plurality of openings having a smaller shape are connected to the metal film.
After reaching the pad, the side wall insulating film is removed to remove the step.
Forming a via hole which has, dew into the via hole
The bottom surface of the exposed metal film pad, in the front and inside the via hole
Serial first metal film to form the second metal film covering method of manufacturing a semiconductor device, characterized in that for connecting the first metal film and the metal film pads.
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1993
- 1993-05-14 JP JP5136486A patent/JP2616380B2/en not_active Expired - Fee Related
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