JP2614940B2 - 超電導素子および作製方法 - Google Patents
超電導素子および作製方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、超電導素子およびその作製方法に関する。
より詳細には、新規な構成の超電導素子およびその作製
方法に関する。
より詳細には、新規な構成の超電導素子およびその作製
方法に関する。
従来の技術 超電導を使用した代表的な素子に、ジョセフソン素子
がある。ジョセフソン素子は、一対の超電導体をトンネ
ル障壁を介して結合した構成であり、高速スイッチング
動作が可能である。しかしながら、ジョセフソン素子は
２端子の素子であり、論理回路を実現するためには複雑
な回路構成になってしまう。
がある。ジョセフソン素子は、一対の超電導体をトンネ
ル障壁を介して結合した構成であり、高速スイッチング
動作が可能である。しかしながら、ジョセフソン素子は
２端子の素子であり、論理回路を実現するためには複雑
な回路構成になってしまう。
一方、超電導を利用した３端子素子としては、超電導
ベーストランジスタ、超電導FET等がある。第３図に、
超電導ベーストランジスタの概念図を示す。第３図の超
電導ベーストランジスタは、超電導体または常電導体で
構成されたエミッタ21、絶縁体で構成されたトンネル障
壁22、超電導体で構成されたベース23、半導体アイソレ
ータ24および常電導体で構成されたコレクタ25を積層し
た構成になっている。この超電導ベーストランジスタ
は、トンネル障壁22を通過した高速電子を利用した低電
力消費で高速動作する素子である。
ベーストランジスタ、超電導FET等がある。第３図に、
超電導ベーストランジスタの概念図を示す。第３図の超
電導ベーストランジスタは、超電導体または常電導体で
構成されたエミッタ21、絶縁体で構成されたトンネル障
壁22、超電導体で構成されたベース23、半導体アイソレ
ータ24および常電導体で構成されたコレクタ25を積層し
た構成になっている。この超電導ベーストランジスタ
は、トンネル障壁22を通過した高速電子を利用した低電
力消費で高速動作する素子である。
第４図に、超電導FETの概念図を示す。第４図の超電
導FETは、超電導体で構成されている超電導ソース電極4
1および超電導ドレイン電極42が、半導体層43上に互い
に近接して配置されている。超電導ソース電極41および
超電導ドレイン電極42の間の部分の半導体層43は、下側
が大きく削られ厚さが薄くなっている。また、半導体層
43の下側表面にはゲート絶縁膜46が形成され、ゲート絶
縁膜46上にゲート電極44が設けられている。
導FETは、超電導体で構成されている超電導ソース電極4
1および超電導ドレイン電極42が、半導体層43上に互い
に近接して配置されている。超電導ソース電極41および
超電導ドレイン電極42の間の部分の半導体層43は、下側
が大きく削られ厚さが薄くなっている。また、半導体層
43の下側表面にはゲート絶縁膜46が形成され、ゲート絶
縁膜46上にゲート電極44が設けられている。
超電導FETは、近接効果で超電導ソース電極41および
超電導ドレイン電極42間の半導体層43を流れる超電導電
流を、ゲート電圧で制御する低電力消費で高速動作する
素子である。
超電導ドレイン電極42間の半導体層43を流れる超電導電
流を、ゲート電圧で制御する低電力消費で高速動作する
素子である。
さらに、ソース電極、ドレイン電極間に超電導体でチ
ャネルを形成し、この超電導チャネルを流れる電流をゲ
ート電極に印加する電圧で制御する３端子の超電導素子
も発表されている。
ャネルを形成し、この超電導チャネルを流れる電流をゲ
ート電極に印加する電圧で制御する３端子の超電導素子
も発表されている。
発明が解決しようとする課題 上記の超電導ベーストランジスタおよび超電導FET
は、いずれも半導体層と超電導体層とが積層された部分
を有する。ところが、近年研究が進んでいる酸化物超電
導体を使用して、半導体層と超電導体層との積層構造を
作製することは困難である。また、この構造が作製でき
ても半導体層と超電導体層の間の界面の制御が難しく、
素子として満足な動作をしなかった。
は、いずれも半導体層と超電導体層とが積層された部分
を有する。ところが、近年研究が進んでいる酸化物超電
導体を使用して、半導体層と超電導体層との積層構造を
作製することは困難である。また、この構造が作製でき
ても半導体層と超電導体層の間の界面の制御が難しく、
素子として満足な動作をしなかった。
また、超電導FETは、近接効果を利用するため、超電
導ソース電極41および超電導ドレイン電極42を、それぞ
れを構成する超電導体のコヒーレンス長の数倍程度以内
に近接させて作製しなければならない。特に酸化物超電
導体は、コヒーレンス長が短いので、酸化物超電導体を
使用した場合には、超電導ソース電極41および超電導ド
レイン電極42間の距離は、数10nm以下にしなければなら
ない。このような微細加工は非常に困難であり、従来は
酸化物超電導体を使用した超電導FETを再現性よく作製
できなかった。
導ソース電極41および超電導ドレイン電極42を、それぞ
れを構成する超電導体のコヒーレンス長の数倍程度以内
に近接させて作製しなければならない。特に酸化物超電
導体は、コヒーレンス長が短いので、酸化物超電導体を
使用した場合には、超電導ソース電極41および超電導ド
レイン電極42間の距離は、数10nm以下にしなければなら
ない。このような微細加工は非常に困難であり、従来は
酸化物超電導体を使用した超電導FETを再現性よく作製
できなかった。
さらに、従来の超電導チャネルを有する超電導素子
は、変調動作は確認されたが、キャリア密度が高いた
め、完全なオン／オフ動作ができなかった。酸化物超電
導体は、キャリア密度が低いので、超電導チャネルに使
用することにより、完全なオン／オフ動作を行う上記の
素子の実現の可能性が期待されている。しかしながら、
超電導チャネルを5nm以下の厚さにしなければならず、
そのような構成を実現することは困難であった。
は、変調動作は確認されたが、キャリア密度が高いた
め、完全なオン／オフ動作ができなかった。酸化物超電
導体は、キャリア密度が低いので、超電導チャネルに使
用することにより、完全なオン／オフ動作を行う上記の
素子の実現の可能性が期待されている。しかしながら、
超電導チャネルを5nm以下の厚さにしなければならず、
そのような構成を実現することは困難であった。
また、この素子の動作速度は、ゲート長で決定される
が、通常の加工技術で0.1μｍ以下の寸法を実現するこ
とは難しく、素子の高速化に限度があった。
が、通常の加工技術で0.1μｍ以下の寸法を実現するこ
とは難しく、素子の高速化に限度があった。
そこで本発明の目的は、上記従来技術の問題点を解決
した、新規な構成の超電導素子およびその作製方法を提
供することにある。
した、新規な構成の超電導素子およびその作製方法を提
供することにある。
課題を解決するための手段 本発明に従うと、酸化物超電導薄膜で構成され、基板
成膜面に対して垂直方向に配置された超電導チャネル
と、該超電導チャネルの両端近傍にそれぞれ配置されて
該超電導チャネルに電流を流すソース電極およびドレイ
ン電極と、前記超電導チャネルと絶縁層を介して接触す
る前記基板成膜面に平行な酸化物超電導薄膜で構成され
て、前記超電導チャネルに流れる電流を制御する電圧が
印加される超電導ゲート電極とを具備することを特徴と
する超電導素子が提供される。
成膜面に対して垂直方向に配置された超電導チャネル
と、該超電導チャネルの両端近傍にそれぞれ配置されて
該超電導チャネルに電流を流すソース電極およびドレイ
ン電極と、前記超電導チャネルと絶縁層を介して接触す
る前記基板成膜面に平行な酸化物超電導薄膜で構成され
て、前記超電導チャネルに流れる電流を制御する電圧が
印加される超電導ゲート電極とを具備することを特徴と
する超電導素子が提供される。
また、本発明では、上記の超電導素子を作製する方法
として、前記基板上に成膜面に平行に酸化物超電導薄膜
および絶縁体膜を積層して形成し、前記絶縁体膜および
前記酸化物超電導薄膜の一端面を揃えて、前記基板成膜
面に対して垂直となるよう加工し、該端面上に絶縁体膜
および酸化物超電導薄膜を積層する工程を含むことを特
徴とする超電導素子の作製方法が提供される。
として、前記基板上に成膜面に平行に酸化物超電導薄膜
および絶縁体膜を積層して形成し、前記絶縁体膜および
前記酸化物超電導薄膜の一端面を揃えて、前記基板成膜
面に対して垂直となるよう加工し、該端面上に絶縁体膜
および酸化物超電導薄膜を積層する工程を含むことを特
徴とする超電導素子の作製方法が提供される。
作用 本発明の超電導素子は、酸化物超電導体による超電導
チャネルと、超電導チャネルに電流を流すソース電極お
よびドレイン電極と、超電導チャネルを流れる電流を制
御する電圧が印加される超電導ゲート電極とを具備す
る。本発明の超電導素子では、超電導チャネルが酸化物
超電導薄膜により構成され、基板成膜面に対して垂直に
配置されている。
チャネルと、超電導チャネルに電流を流すソース電極お
よびドレイン電極と、超電導チャネルを流れる電流を制
御する電圧が印加される超電導ゲート電極とを具備す
る。本発明の超電導素子では、超電導チャネルが酸化物
超電導薄膜により構成され、基板成膜面に対して垂直に
配置されている。
一方、超電導ゲート電極は、超電導チャネルにゲート
絶縁層を介して接している。超電導ゲート電極は、基板
成膜面に平行な酸化物超電導薄膜で構成されていて、こ
の酸化物超電導薄膜の一端がゲート絶縁層に隣接してい
る。超電導ゲート電極の酸化物超電導薄膜の厚さは、例
えば、約100nm以下とすることができる。従って、本発
明の超電導素子では、超電導チャネルのゲート部分の長
さは非常に短く、超電導チャネルを流れる電流を高速で
オン／オフできる。また、本発明の超電導素子では微細
加工を行うことなく、上記の短幅のゲートを実現でき
る。
絶縁層を介して接している。超電導ゲート電極は、基板
成膜面に平行な酸化物超電導薄膜で構成されていて、こ
の酸化物超電導薄膜の一端がゲート絶縁層に隣接してい
る。超電導ゲート電極の酸化物超電導薄膜の厚さは、例
えば、約100nm以下とすることができる。従って、本発
明の超電導素子では、超電導チャネルのゲート部分の長
さは非常に短く、超電導チャネルを流れる電流を高速で
オン／オフできる。また、本発明の超電導素子では微細
加工を行うことなく、上記の短幅のゲートを実現でき
る。
超電導チャネルは、超電導ゲート電極に印加された電
圧で開閉させるために、超電導ゲート電極により発生さ
れる電界の方向で、厚さが5nm以下でなければならな
い。本発明では、このような極薄の超電導チャネルを実
現している。
圧で開閉させるために、超電導ゲート電極により発生さ
れる電界の方向で、厚さが5nm以下でなければならな
い。本発明では、このような極薄の超電導チャネルを実
現している。
また、従来の超電導FETが、超電導近接効果を利用し
て半導体中に超電導電流を流すのに対し、本発明の超電
導素子では、主電流は超電導体中を流れる。従って、本
発明の超電導素子では、一対の超電導電極を微細な距離
だけ離して配置する必要がない。また、上述のように短
幅のゲートも微細加工せずに実現しており、後述するよ
う超電導チャネルの作製にも微細加工技術が不要であ
る。従って、従来の超電導FETを作製するときに必要な
微細加工技術の制限が緩和される。
て半導体中に超電導電流を流すのに対し、本発明の超電
導素子では、主電流は超電導体中を流れる。従って、本
発明の超電導素子では、一対の超電導電極を微細な距離
だけ離して配置する必要がない。また、上述のように短
幅のゲートも微細加工せずに実現しており、後述するよ
う超電導チャネルの作製にも微細加工技術が不要であ
る。従って、従来の超電導FETを作製するときに必要な
微細加工技術の制限が緩和される。
本発明の方法では、最初に基板上に超電導ゲート電極
の酸化物超電導薄膜を成膜する。必要に応じてMgO等の
絶縁体膜を基板上に形成して、その上にこの酸化物超電
導薄膜を成膜してもよい。
の酸化物超電導薄膜を成膜する。必要に応じてMgO等の
絶縁体膜を基板上に形成して、その上にこの酸化物超電
導薄膜を成膜してもよい。
この酸化物超電導薄膜上に絶縁体膜をさらに形成し
て、この積層膜の一端面を基板成膜面に対して垂直に揃
えるようエッチングする。エッチングには、集束イオン
ビーム法等の走査型のエッチング法を使用することが好
ましい。この端面上にゲート絶縁層となる絶縁膜および
超電導チャネルとなる酸化物超電導薄膜を形成する。
て、この積層膜の一端面を基板成膜面に対して垂直に揃
えるようエッチングする。エッチングには、集束イオン
ビーム法等の走査型のエッチング法を使用することが好
ましい。この端面上にゲート絶縁層となる絶縁膜および
超電導チャネルとなる酸化物超電導薄膜を形成する。
超電導チャネルの酸化物超電導薄膜の厚さは、約5nm
以下に成膜しなければならない。このような極薄の酸化
物超電導薄膜を成膜するには、薄膜の成長速度をおよび
成膜時間を厳密に制御する方法が一般的であり、スパッ
タリング法等を使用する場合はこの方法が好ましい。し
かしながら、酸化物超電導体結晶は、各構成元素がそれ
ぞれ層状に重なった結晶構造であるので、MBE（分子ビ
ームエピタキシ）法で酸化物超電導体の適当な数のユニ
ットセルを積み上げる方法も好ましい。
以下に成膜しなければならない。このような極薄の酸化
物超電導薄膜を成膜するには、薄膜の成長速度をおよび
成膜時間を厳密に制御する方法が一般的であり、スパッ
タリング法等を使用する場合はこの方法が好ましい。し
かしながら、酸化物超電導体結晶は、各構成元素がそれ
ぞれ層状に重なった結晶構造であるので、MBE（分子ビ
ームエピタキシ）法で酸化物超電導体の適当な数のユニ
ットセルを積み上げる方法も好ましい。
本発明の方法に従えば、酸化物超電導薄膜を微細に加
工する工程が一切存在しない。従って、従来の超電導FE
Tを作製するときに必要な微細加工技術の制限が緩和さ
れる。
工する工程が一切存在しない。従って、従来の超電導FE
Tを作製するときに必要な微細加工技術の制限が緩和さ
れる。
本発明の超電導素子において、基板には、MgO、SrTiO
3等の酸化物単結晶基板が使用可能である。これらの基
板上には、配向性の高い結晶からなる酸化物超電導薄膜
を成長させることが可能であるので好ましい。また、表
面に絶縁層を有する半導体基板を使用することもでき
る。
3等の酸化物単結晶基板が使用可能である。これらの基
板上には、配向性の高い結晶からなる酸化物超電導薄膜
を成長させることが可能であるので好ましい。また、表
面に絶縁層を有する半導体基板を使用することもでき
る。
また、本発明の超電導素子には、Ｙ−Ba−Cu−Ｏ系酸
化物超電導体、Bi−Sr−Ca−Cu−Ｏ系酸化物超電導体、
Tl−Ba−Ca−Cu−Ｏ系酸化物超電導体等任意の酸化物超
電導体を使用することができる。
化物超電導体、Bi−Sr−Ca−Cu−Ｏ系酸化物超電導体、
Tl−Ba−Ca−Cu−Ｏ系酸化物超電導体等任意の酸化物超
電導体を使用することができる。
以下、本発明を実施例により、さらに詳しく説明する
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲をなんら制限するものではない。
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲をなんら制限するものではない。
実施例 第１図に、本発明の超電導素子の断面図を示す。第１
図の超電導素子は、基板５上に成膜された絶縁膜７上に
積層された酸化物超電導体で構成された超電導ゲート電
極11を具備する。超電導ゲート電極11の左端上にはゲー
ト電極４が配置されている。超電導ゲート電極11上のゲ
ート電極４の右方には絶縁膜８が積層され、積層膜とな
っている。
図の超電導素子は、基板５上に成膜された絶縁膜７上に
積層された酸化物超電導体で構成された超電導ゲート電
極11を具備する。超電導ゲート電極11の左端上にはゲー
ト電極４が配置されている。超電導ゲート電極11上のゲ
ート電極４の右方には絶縁膜８が積層され、積層膜とな
っている。
絶縁膜７、超電導ゲート電極11および絶縁膜８の右端
面は、基板５の成膜面に対して垂直の１つの面となるよ
うエッチングされている。この垂直端面15上、絶縁膜８
上および基板５の上記の積層膜の右側の部分上に連続し
て、ゲート絶縁層６および酸化物超電導薄膜１が積層さ
れている。酸化物超電導薄膜１の超電導ゲート電極11前
方の部分が超電導チャネル10になっている。酸化物超電
導薄膜１の両端上には、ソース電極２およびドレイン電
極３が配置されている。
面は、基板５の成膜面に対して垂直の１つの面となるよ
うエッチングされている。この垂直端面15上、絶縁膜８
上および基板５の上記の積層膜の右側の部分上に連続し
て、ゲート絶縁層６および酸化物超電導薄膜１が積層さ
れている。酸化物超電導薄膜１の超電導ゲート電極11前
方の部分が超電導チャネル10になっている。酸化物超電
導薄膜１の両端上には、ソース電極２およびドレイン電
極３が配置されている。
第２図を参照して、本発明の超電導素子を本発明の方
法で作製する手順を説明する。まず、第２図（ａ）に示
すような基板５の表面に第２図（ｂ）に示すようMgO等
の絶縁体膜７を、スパッタリング法等で厚さ約200nmに
形成する。基板５としては、MgO（100）基板、SrTiO
3（100）基板等の絶縁体基板、または表面に絶縁膜を有
するSi等の半導体基板が好ましい。このSi基板の表面に
はCVD法で成膜されたMgAl2O4層およびスパッタリング法
で成膜されたBaTiO3層が積層されていることが好まし
い。基板５の結晶性がよい場合には、この絶縁膜７はな
くてもよい。
法で作製する手順を説明する。まず、第２図（ａ）に示
すような基板５の表面に第２図（ｂ）に示すようMgO等
の絶縁体膜７を、スパッタリング法等で厚さ約200nmに
形成する。基板５としては、MgO（100）基板、SrTiO
3（100）基板等の絶縁体基板、または表面に絶縁膜を有
するSi等の半導体基板が好ましい。このSi基板の表面に
はCVD法で成膜されたMgAl2O4層およびスパッタリング法
で成膜されたBaTiO3層が積層されていることが好まし
い。基板５の結晶性がよい場合には、この絶縁膜７はな
くてもよい。
次に、この絶縁膜７の上に第２図（ｃ）に示すよう超
電導ゲート電極の酸化物超電導薄膜11を約100nm以下に
成膜する。成膜方法としては、オフアクシススパッタリ
ング法、反応性蒸着法、MBE法、CVD法等の方法を用い
る。酸化物超電導体としては、Ｙ−Ba−Cu−Ｏ系酸化物
超電導体、Bi−Sr−Ca−Cu−Ｏ系酸化物超電導体、Tl−
Ba−Ca−Cu−Ｏ系酸化物超電導体が好ましい。これは、
ｃ軸配向の酸化物超電導薄膜は、基板と平行な方向の臨
界電流密度が大きいからである。
電導ゲート電極の酸化物超電導薄膜11を約100nm以下に
成膜する。成膜方法としては、オフアクシススパッタリ
ング法、反応性蒸着法、MBE法、CVD法等の方法を用い
る。酸化物超電導体としては、Ｙ−Ba−Cu−Ｏ系酸化物
超電導体、Bi−Sr−Ca−Cu−Ｏ系酸化物超電導体、Tl−
Ba−Ca−Cu−Ｏ系酸化物超電導体が好ましい。これは、
ｃ軸配向の酸化物超電導薄膜は、基板と平行な方向の臨
界電流密度が大きいからである。
この酸化物超電導薄膜11上に第２図（ｄ）に示すよう
に再びMgO等の絶縁体膜８を、スパッタリング法等で約3
00nmの厚さに形成する。機械的応力の減少の点から、絶
縁体膜７、酸化物超電導薄膜11および絶縁体膜８を連続
形成することも好ましい。このように積層した絶縁体膜
７、酸化物超電導薄膜11および絶縁体膜８の右端をいっ
しょにエッチングし、第２図（ｅ）に示すよう垂直端面
面15を形成する。エッチング方法としては、集束イオン
ビーム法等の走査型のエッチング方法を用い、基板５の
一部を露出させる。
に再びMgO等の絶縁体膜８を、スパッタリング法等で約3
00nmの厚さに形成する。機械的応力の減少の点から、絶
縁体膜７、酸化物超電導薄膜11および絶縁体膜８を連続
形成することも好ましい。このように積層した絶縁体膜
７、酸化物超電導薄膜11および絶縁体膜８の右端をいっ
しょにエッチングし、第２図（ｅ）に示すよう垂直端面
面15を形成する。エッチング方法としては、集束イオン
ビーム法等の走査型のエッチング方法を用い、基板５の
一部を露出させる。
垂直端面15、絶縁体膜８および基板５の露出部分上に
MgO、SiN等でゲート絶縁層６を形成する。ゲート絶縁層
６の厚さは約10nm以上のトンネル電流が無視できる厚さ
にする。次いでこのゲート絶縁層６上に第２図（ｇ）に
示すよう、約5nm以下の厚さの酸化物超電導薄膜１をオ
フアクシススパッタリング法で形成する。酸化物超電導
体は、超電導ゲート電極11に使用したものを使用し、基
板温度約650℃以下で成膜して、ａ軸配向の酸化物超電
導薄膜とする。
MgO、SiN等でゲート絶縁層６を形成する。ゲート絶縁層
６の厚さは約10nm以上のトンネル電流が無視できる厚さ
にする。次いでこのゲート絶縁層６上に第２図（ｇ）に
示すよう、約5nm以下の厚さの酸化物超電導薄膜１をオ
フアクシススパッタリング法で形成する。酸化物超電導
体は、超電導ゲート電極11に使用したものを使用し、基
板温度約650℃以下で成膜して、ａ軸配向の酸化物超電
導薄膜とする。
酸化物超電導薄膜１、ゲート絶縁層６および絶縁体膜
８の左端を反応性イオンエッチング、Arイオンミリング
等で、第２図（ｈ）に示すようエッチングし、超電導ゲ
ート電極11の一部14を露出させる。超電導ゲート電極11
の露出部分14上、酸化物超電導薄膜１の両端上にそれぞ
れゲート電極４、ソース電極２およびドレイン電極３を
形成して本発明の超電導素子が完成する。これらの電極
は、AuまたはTi、Ｗ等の高融点金属、これらのシリサイ
ドを用いて真空蒸着法等任意の方法で形成することが好
ましい。また、必要に応じて、これらの電極上に不動態
膜を形成することも好ましい。
８の左端を反応性イオンエッチング、Arイオンミリング
等で、第２図（ｈ）に示すようエッチングし、超電導ゲ
ート電極11の一部14を露出させる。超電導ゲート電極11
の露出部分14上、酸化物超電導薄膜１の両端上にそれぞ
れゲート電極４、ソース電極２およびドレイン電極３を
形成して本発明の超電導素子が完成する。これらの電極
は、AuまたはTi、Ｗ等の高融点金属、これらのシリサイ
ドを用いて真空蒸着法等任意の方法で形成することが好
ましい。また、必要に応じて、これらの電極上に不動態
膜を形成することも好ましい。
本発明の超電導素子を本発明の方法で作製すると、超
電導FETを作製する場合に要求される微細加工技術の制
限が緩和される。従って、作製が容易であり、素子の性
能も安定しており、再現性もよい。
電導FETを作製する場合に要求される微細加工技術の制
限が緩和される。従って、作製が容易であり、素子の性
能も安定しており、再現性もよい。
発明の効果 以上説明したように、本発明の超電導素子は、超電導
チャネル中を流れる超電導電流をゲート電圧で制御する
構成となっている。従って、従来の超電導FETのよう
に、超電導近接効果を利用していないので微細加工技術
が不要である。また、超電導体と半導体を積層する必要
もないので、酸化物超電導体を使用して高性能な素子が
作製できる。本発明の超電導素子は、ゲート寸法を小さ
くすることが可能なので、高速に動作させることができ
る。
チャネル中を流れる超電導電流をゲート電圧で制御する
構成となっている。従って、従来の超電導FETのよう
に、超電導近接効果を利用していないので微細加工技術
が不要である。また、超電導体と半導体を積層する必要
もないので、酸化物超電導体を使用して高性能な素子が
作製できる。本発明の超電導素子は、ゲート寸法を小さ
くすることが可能なので、高速に動作させることができ
る。
本発明により、超電導技術の電子デバイスへの応用が
さらに促進される。
さらに促進される。
第１図は、本発明の超電導素子の概略図であり、 第２図は、本発明の方法により本発明の超電導素子を作
製する場合の工程を示す概略図であり、 第３図は、超電導ベーストランジスタの概略図であり、 第４図は、超電導FETの概略図である。 〔主な参照番号〕 １……酸化物超電導薄膜、 ２……ソース電極、 ３……ドレイン電極、 ４……ゲート電極、５……基板
製する場合の工程を示す概略図であり、 第３図は、超電導ベーストランジスタの概略図であり、 第４図は、超電導FETの概略図である。 〔主な参照番号〕 １……酸化物超電導薄膜、 ２……ソース電極、 ３……ドレイン電極、 ４……ゲート電極、５……基板
Claims (2)
- 【請求項１】酸化物超電導薄膜で構成され、基板成膜面
に対して垂直方向に配置された超電導チャネルと、該超
電導チャネルの両端近傍にそれぞれ配置されて該超電導
チャネルに電流を流すソース電極およびドレイン電極
と、前記超電導チャネルと絶縁層を介して接触する前記
基板成膜面に平行な酸化物超電導薄膜で構成されて、前
記超電導チャネルに流れる電流を制御する電圧が印加さ
れる超電導ゲート電極とを具備することを特徴とする超
電導素子。 - 【請求項２】請求項１に記載の超電導素子を作製する方
法において、前記基板上に成膜面に平行に酸化物超電導
薄膜および絶縁体膜を積層して形成し、前記絶縁体膜お
よび前記酸化物超電導薄膜の一端面を揃えて、前記基板
成膜面に対して垂直となるよう加工し、該端面上に絶縁
体膜および酸化物超電導薄膜を積層する工程を含むこと
を特徴とする超電導素子の作製方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291198A JP2614940B2 (ja) | 1990-10-29 | 1990-10-29 | 超電導素子および作製方法 |
| DE69109054T DE69109054T3 (de) | 1990-10-29 | 1991-10-29 | Supraleitende Einrichtung mit extrem kurzer supraleitender Kanallänge aus oxydisch supraleitendem Material und Verfahren zu deren Herstellung. |
| CA002054477A CA2054477C (en) | 1990-10-29 | 1991-10-29 | Superconducting device having an extremely short superconducting channel formed of oxide superconductor material and method for manufacturing the same |
| EP91402900A EP0484232B2 (en) | 1990-10-29 | 1991-10-29 | Superconducting device having an extremely short superconducting channel formed of oxide superconductor material and method for manufacturing the same |
| US08/843,297 US5854493A (en) | 1990-10-29 | 1997-04-14 | Superconduting device having an extremely short superconducting channel formed of oxide superconductor material and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291198A JP2614940B2 (ja) | 1990-10-29 | 1990-10-29 | 超電導素子および作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04163976A JPH04163976A (ja) | 1992-06-09 |
| JP2614940B2 true JP2614940B2 (ja) | 1997-05-28 |
Family
ID=17765731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291198A Expired - Lifetime JP2614940B2 (ja) | 1990-10-29 | 1990-10-29 | 超電導素子および作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614940B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552374A (en) * | 1992-04-09 | 1996-09-03 | Sumitomo Electric Industries, Ltd. | Oxide superconducting a transistor in crank-shaped configuration |
-
1990
- 1990-10-29 JP JP2291198A patent/JP2614940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04163976A (ja) | 1992-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050203 |
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| A131 | Notification of reasons for refusal |
Effective date: 20080325 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A02 | Decision of refusal |
Effective date: 20080722 Free format text: JAPANESE INTERMEDIATE CODE: A02 |