JP2606571B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2606571B2 JP2606571B2 JP33446593A JP33446593A JP2606571B2 JP 2606571 B2 JP2606571 B2 JP 2606571B2 JP 33446593 A JP33446593 A JP 33446593A JP 33446593 A JP33446593 A JP 33446593A JP 2606571 B2 JP2606571 B2 JP 2606571B2
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- Japan
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- semiconductor chip
- package
- island portion
- lead pin
- semiconductor device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
電磁妨害抑制効果を向上させたパッケージ構造に関す
る。
電磁妨害抑制効果を向上させたパッケージ構造に関す
る。
【０００２】
【従来の技術】半導体装置のパッケージの特性として重
要なものに、パッケージの放熱特性がある。図４は、Ｐ
ＧＡ（ピングリッドアレイ）タイプのパッケージにおい
て放熱特性を改善したものであり、パッケージ表面にヒ
ートシンクを設けている。図４において、６は半導体チ
ップであり、かかるチップとリードピン１２とはワイヤ
ー５、配線層（図示せず）を通じて電気的に接続され
る。さらに、パッケージ３にはヒートシンク１５が設け
られており、かかるヒートシンク１５から、半導体チッ
プ６にて発生する熱を効率よく外部に伝えている。
要なものに、パッケージの放熱特性がある。図４は、Ｐ
ＧＡ（ピングリッドアレイ）タイプのパッケージにおい
て放熱特性を改善したものであり、パッケージ表面にヒ
ートシンクを設けている。図４において、６は半導体チ
ップであり、かかるチップとリードピン１２とはワイヤ
ー５、配線層（図示せず）を通じて電気的に接続され
る。さらに、パッケージ３にはヒートシンク１５が設け
られており、かかるヒートシンク１５から、半導体チッ
プ６にて発生する熱を効率よく外部に伝えている。
【０００３】一方、フラットタイプのパッケージにおい
て放熱特性を改善したものとして、特開平３−１０５９
５８号公報がある。これは、図５に示すように、リード
の何本かを束ねた幅広のリードピン１１を有しており、
これが放熱フィンを兼ねるため、放熱特性が向上してい
る。なと、幅広のリードピン１１に設けられたスリット
４は、幅広のリードピン１１の折り曲げ形成を容易にす
るためのものである。また、フラットタイプのパッケー
ジにおいて放熱特性を改善した他の例として、特開平２
−２６４４５８号公報がある。これは、図６に示すよう
に、アイランド部の一部を折り曲げて、樹脂封止の際に
折り曲げられた部分がパッケージの外部に出るように封
止することによって、放熱特性を向上させている。
て放熱特性を改善したものとして、特開平３−１０５９
５８号公報がある。これは、図５に示すように、リード
の何本かを束ねた幅広のリードピン１１を有しており、
これが放熱フィンを兼ねるため、放熱特性が向上してい
る。なと、幅広のリードピン１１に設けられたスリット
４は、幅広のリードピン１１の折り曲げ形成を容易にす
るためのものである。また、フラットタイプのパッケー
ジにおいて放熱特性を改善した他の例として、特開平２
−２６４４５８号公報がある。これは、図６に示すよう
に、アイランド部の一部を折り曲げて、樹脂封止の際に
折り曲げられた部分がパッケージの外部に出るように封
止することによって、放熱特性を向上させている。
【０００４】
【発明が解決しようとする課題】上述のように示した従
来のパッケージでは、いずれも半導体チップから発生す
る熱を効率よく外部に伝えることができるが、それぞれ
欠点を有する。すなわち、図４に示すパッケージにおい
ては、ヒートシンク１５がかなりの大きさであるため、
このようなヒートシンクが設けられた半導体装置は小型
化できないという欠点を有し、図５、図６に示すパッケ
ージは大型とはならないものの、フラットタイプの樹脂
封止パッケージであるため、外部からの電磁気によって
ノイズが発生しやすいという欠点を有する。
来のパッケージでは、いずれも半導体チップから発生す
る熱を効率よく外部に伝えることができるが、それぞれ
欠点を有する。すなわち、図４に示すパッケージにおい
ては、ヒートシンク１５がかなりの大きさであるため、
このようなヒートシンクが設けられた半導体装置は小型
化できないという欠点を有し、図５、図６に示すパッケ
ージは大型とはならないものの、フラットタイプの樹脂
封止パッケージであるため、外部からの電磁気によって
ノイズが発生しやすいという欠点を有する。
【０００５】したがって、本発明は、パッケージを大型
化することくな放熱特性を向上させ、しかも電磁妨害抑
制効果を向上させた構造のパッケージを提供することを
目的とする。
化することくな放熱特性を向上させ、しかも電磁妨害抑
制効果を向上させた構造のパッケージを提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は、半導体チップがアイランド部と配線層によってはさ
まれた構造を有し、かかるアイランド部はパッケージ外
部に導出されかつ前記半導体チップと電気的に接続され
ている。これにより、半導体チップが金属によって全面
を覆われた構造となるので、大幅に電磁妨害抑制効果が
向上する。
は、半導体チップがアイランド部と配線層によってはさ
まれた構造を有し、かかるアイランド部はパッケージ外
部に導出されかつ前記半導体チップと電気的に接続され
ている。これにより、半導体チップが金属によって全面
を覆われた構造となるので、大幅に電磁妨害抑制効果が
向上する。
【０００７】
【実施例】本発明の第１の実施例として、セラミックＰ
ＧＡタイプのパッケージに本発明を適用した例を図１に
示す。図２は、図１のＡ−Ａ′断面図である。
ＧＡタイプのパッケージに本発明を適用した例を図１に
示す。図２は、図１のＡ−Ａ′断面図である。
【０００８】本実施例において、３はセラミックパッケ
ージである。かかるパッケージ３内に封入される半導体
チップ６が搭載されるアイランド部はグランド層８であ
り、面状のリードピン１としてパッケージ外部に導出さ
れる。また、面状のリードピン１には、放熱効果を向上
させるためにスリット４が形成されている。半導体チッ
プ６のグランド端子はワイヤ５を通じてグランド層８に
接続されている。また、半導体チップの電源端子および
信号端子は、ワイヤ５およびスルーホール１０を通じて
それぞれ電源層７および信号線層９に接続されており、
これら各配線層は棒状のリードピン２に接続される。
ージである。かかるパッケージ３内に封入される半導体
チップ６が搭載されるアイランド部はグランド層８であ
り、面状のリードピン１としてパッケージ外部に導出さ
れる。また、面状のリードピン１には、放熱効果を向上
させるためにスリット４が形成されている。半導体チッ
プ６のグランド端子はワイヤ５を通じてグランド層８に
接続されている。また、半導体チップの電源端子および
信号端子は、ワイヤ５およびスルーホール１０を通じて
それぞれ電源層７および信号線層９に接続されており、
これら各配線層は棒状のリードピン２に接続される。
【０００９】このような構造を持つパッケージにおいて
は、図６に示した従来のＰＧＡタイプのパッケージのよ
うにヒートシンクを特別に設けることなく、面状のリー
ドピン１により放熱特性を向上させているので、非常に
小型化されることになる。しかも、面状のリードピン１
はアイランド部と一体であり、直接半導体チップ６に接
しているため半導体チップ６から発生する熱を効率よく
外部に伝えることができるばかりではなく、これをグラ
ンド用のピンとして用いているため棒状のリードピン２
をグランド用として用いる必要が無くなりピンをより信
号用として多く用いることができる。さらに、半導体チ
ップ６からみてアイランド部とは反対の側には棒状のリ
ードピン２と接続される、電源層７および信号線層９が
存在しているため、実質的に金属によって全面を覆われ
た構造となるので、外来ノイズに対するシールドとな
り、図５および図６が示すパッケージのように単に半導
体チップがアイランド部に搭載されただけの構造に比べ
て大幅に電磁妨害抑制効果が向上する。また、本実施例
においては面状のリードピン１と一体となるアイランド
部をグランド層８として用いているが、これを電源用と
して用い、電源層７をグランド用として用いることがで
きるのは言うまでもない。このように用いた面状のリー
ドピン１は、幅広であるため棒状のリードピン２よりも
インピーダンスが低く、本実施例のようにこれをグラン
ド用として用いれば、グランドのインピーダンスが下が
るという効果もある。
は、図６に示した従来のＰＧＡタイプのパッケージのよ
うにヒートシンクを特別に設けることなく、面状のリー
ドピン１により放熱特性を向上させているので、非常に
小型化されることになる。しかも、面状のリードピン１
はアイランド部と一体であり、直接半導体チップ６に接
しているため半導体チップ６から発生する熱を効率よく
外部に伝えることができるばかりではなく、これをグラ
ンド用のピンとして用いているため棒状のリードピン２
をグランド用として用いる必要が無くなりピンをより信
号用として多く用いることができる。さらに、半導体チ
ップ６からみてアイランド部とは反対の側には棒状のリ
ードピン２と接続される、電源層７および信号線層９が
存在しているため、実質的に金属によって全面を覆われ
た構造となるので、外来ノイズに対するシールドとな
り、図５および図６が示すパッケージのように単に半導
体チップがアイランド部に搭載されただけの構造に比べ
て大幅に電磁妨害抑制効果が向上する。また、本実施例
においては面状のリードピン１と一体となるアイランド
部をグランド層８として用いているが、これを電源用と
して用い、電源層７をグランド用として用いることがで
きるのは言うまでもない。このように用いた面状のリー
ドピン１は、幅広であるため棒状のリードピン２よりも
インピーダンスが低く、本実施例のようにこれをグラン
ド用として用いれば、グランドのインピーダンスが下が
るという効果もある。
【００１０】次に、本発明の第２の実施例について、図
面を用いて説明する。
面を用いて説明する。
【００１１】図３はＴＡＢ（テープキャリア）タイプの
パッケージに本発明を適用した図である。本実施例にお
いて、３は樹脂パッケージである。かかるパッケージ３
内に封入される半導体チップ６が搭載されるアイランド
部は、幅広のピンとしてパッケージ外部に導出される面
状のリードピン１と一体である。半導体チップ６のグラ
ンド端子はバンプ１８から導体メッキ１１を通じて面状
のリードピン１に接続されている。また、半導体チップ
の電源端子および信号端子は、バンプ１８からそれぞれ
電源層７および信号線層９に接続されており、これら各
配線層は棒状のリードピン２に接続される。
パッケージに本発明を適用した図である。本実施例にお
いて、３は樹脂パッケージである。かかるパッケージ３
内に封入される半導体チップ６が搭載されるアイランド
部は、幅広のピンとしてパッケージ外部に導出される面
状のリードピン１と一体である。半導体チップ６のグラ
ンド端子はバンプ１８から導体メッキ１１を通じて面状
のリードピン１に接続されている。また、半導体チップ
の電源端子および信号端子は、バンプ１８からそれぞれ
電源層７および信号線層９に接続されており、これら各
配線層は棒状のリードピン２に接続される。
【００１２】このような構造を持つパッケージにおいて
も、面状のリードピン１はアイランド部と一体であり、
直接半導体チップ６に接しているため半導体チップ６か
ら発生する熱を効率よく外部に伝えることができるばか
りではなく、これをグランド用のピンとして用いている
ため棒状のリードピン２をグランド用として用いる必要
が無くなり、ピンをより信号用として多く用いることが
できる。また、半導体チップ６が実質的に金属によって
全面を覆われた構造となるので、外部ノイズに対するシ
ールドとなり、大幅に電磁妨害抑制効果が向上するとい
う効果を奏する。
も、面状のリードピン１はアイランド部と一体であり、
直接半導体チップ６に接しているため半導体チップ６か
ら発生する熱を効率よく外部に伝えることができるばか
りではなく、これをグランド用のピンとして用いている
ため棒状のリードピン２をグランド用として用いる必要
が無くなり、ピンをより信号用として多く用いることが
できる。また、半導体チップ６が実質的に金属によって
全面を覆われた構造となるので、外部ノイズに対するシ
ールドとなり、大幅に電磁妨害抑制効果が向上するとい
う効果を奏する。
【００１３】
【発明の効果】以上説明したように、本発明による半導
体装置は、アイランド部と一体となった面状のリードピ
ンを有し、さらに半導体チップからみてアイランド部と
は反対側に配線層を有する構造とすることによって、パ
ッケージを大型化すること無く、半導体チップからの発
熱を効率よく外部に伝え、かつ多ピン化でき、また大幅
に電磁妨害抑制効果が向上させることができる。
体装置は、アイランド部と一体となった面状のリードピ
ンを有し、さらに半導体チップからみてアイランド部と
は反対側に配線層を有する構造とすることによって、パ
ッケージを大型化すること無く、半導体チップからの発
熱を効率よく外部に伝え、かつ多ピン化でき、また大幅
に電磁妨害抑制効果が向上させることができる。
【図１】本発明の第１の実施例を示す斜視図。
【図２】図１のＡ−Ａ′断面図。
【図３】本発明の第２の実施例を示す断面図。
【図４】一般従来例を示す断面図。
【図５】他の従来例を示す斜視図。
【図６】さらに他の従来例を示す平面図（ａ）、側面図
（ｂ）および実装状態を示す図（ｃ）。
（ｂ）および実装状態を示す図（ｃ）。
１ 面状のリードピン ２ 棒状のリードピン ３ パッケージ ４ スリット ５ ワイヤ ６ 半導体チップ ７ 電源層 ８ グランド層 ９ 信号線層 １０ スルーホール １１ 導体メッキ １８ バンプ
Claims (4)
- 【請求項１】 半導体チップを搭載するアイランド部
と、前記半導体チップとリードピンを電気的に接続する
面状の配線層とを有する半導体装置において、前記アイ
ランド部はパッケージ外部に導出されかつ前記半導体チ
ップと電気的に接続されており、前記配線層と前記アイ
ランド部とは前記半導体チップをはさみ対向して設けら
れていることを特徴とする半導体装置。 - 【請求項２】 前記アイランド部の前記パッケージ外部
に導出された部分が面状のリードピンであることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記面状のリードピンにスリットが形成
されていることを特徴とする請求項２記載の半導体装
置。 - 【請求項４】 前記半導体チップと前記配線層および前
記アイランド部とがワイヤを用いずに電気的に接続させ
ていることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33446593A JP2606571B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33446593A JP2606571B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202061A JPH07202061A (ja) | 1995-08-04 |
| JP2606571B2 true JP2606571B2 (ja) | 1997-05-07 |
Family
ID=18277698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33446593A Expired - Lifetime JP2606571B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606571B2 (ja) |
-
1993
- 1993-12-28 JP JP33446593A patent/JP2606571B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202061A (ja) | 1995-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961217 |