JPH10271361A - Field discrimination circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To exactly discriminate an even-numbered/odd-numbered field with respect to various video signals by performing inter-field operation while using measured horizontal and vertical synchronization signals, identifying a field discrimination or scanning mode, based on the result and determining a parity in combination with an equivalent pulse. SOLUTION: While using the phase difference of horizontal synchronization signal HD and vertical synchronization signal VD, an inter-field arithmetic part 2 operates the phase difference of a preceding field and the phase difference of a current field, a field-discriminating part 3 discriminates whether the current field is even-numbered or odd-numbered from the inter-field operation, and a predictive processing part 4 predicts whether the current field is even- numbered or odd-numbered, based on even/odd field periodicity, so that the even/odd error of field can be corrected. While using the plural arithmetic results at the inter-field arithmetic part 2, a scanning mode identifying part 5 discriminates the scanning mode exactly. At an equivalent pulse detection part 6, the presence/absence of equivalent pulse is detected, and based on these results, a parity determining part 7 determines a party signal.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はＮＴＳＣ（National
Television System Committee）等のテレビ信号の同期
信号から奇数フィールドと偶数フィールドを判別するた
めの回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to NTSC (National
The present invention relates to a circuit for determining an odd field and an even field from a synchronization signal of a television signal, such as a Television System Committee.

【０００２】[0002]

【従来の技術】従来のフィールド判別回路は垂直同期信
号（ＶＤ）と、水平同期信号（ＨＤ）との位相に基づ
き、例えば、垂直同期信号（ＶＤ）の開始点から１つ目
の水平同期信号（ＨＤ）の開始点までの時間を計測し、
その値によって奇数フィールドと、偶数フィールドとを
判別するようにしている。即ち、図６のフィールド判別
回路の動作波形図に示すように、垂直同期信号（ＶＤ）
の立ち下がりから１つ目の水平同期信号（ＨＤ）の立ち
下がりの時間（位相差：T1又はT2）を計測しフィールド
の偶／奇を判別する。例えば、位相差がT1の場合、T1は
ほぼ０Ｈ（水平周期）であり、このフィールドを奇数フ
ィールドと判定する。また、位相差がT2の場合、T2はほ
ぼ1/2 Ｈ（水平周期）であり、このフィールドを偶数フ
ィールドと判定する。2. Description of the Related Art A conventional field discriminating circuit is based on the phases of a vertical synchronizing signal (VD) and a horizontal synchronizing signal (HD), for example, the first horizontal synchronizing signal from the start point of the vertical synchronizing signal (VD). (HD) time to start point,
The odd field and the even field are determined based on the value. That is, as shown in the operation waveform diagram of the field determination circuit in FIG. 6, the vertical synchronization signal (VD)
Then, the falling time (phase difference: T1 or T2) of the first horizontal synchronizing signal (HD) from the falling edge is measured to determine whether the field is even or odd. For example, when the phase difference is T1, T1 is almost 0H (horizontal cycle), and this field is determined as an odd field. When the phase difference is T2, T2 is approximately 1/2 H (horizontal cycle), and this field is determined to be an even field.

【０００３】ところで、従来のテレビ受信機等に使用し
ているフィールド判別回路は、周波数分離方式により複
合同期信号から分離生成した垂直同期信号（ＶＤ）と、
水平同期信号（ＨＤ）とを利用している。前記周波数分
離方式では、従来ＣＲ素子を用いたハイパスフィルター
（微分回路）やローパスフィルター（積分回路）を利用
してアナログ的な方法で分離している。A field discriminating circuit used in a conventional television receiver or the like includes a vertical synchronizing signal (VD) separated and generated from a composite synchronizing signal by a frequency separation method,
The horizontal synchronizing signal (HD) is used. In the frequency separation method, conventionally, separation is performed by an analog method using a high-pass filter (differentiation circuit) or a low-pass filter (integration circuit) using a CR element.

【０００４】上記ＣＲ素子を用いたアナログフィルター
は温度により特性が変化し易く、一般のテレビ受信機等
の使用環境では、分離した垂直同期信号（ＶＤ）と、水
平同期信号（ＨＤ）との位相関係が温度によりかなり変
化する。ところが、従来のフィールド判別回路は、上記
した通り、垂直同期信号（ＶＤ）と、水平同期信号（Ｈ
Ｄ）との位相に基づきフィールドを認識するため、正確
な識別が困難である問題があった。The characteristics of the analog filter using the CR element tend to change depending on the temperature. In a general use environment of a television receiver or the like, the phase of the separated vertical synchronizing signal (VD) and the horizontal synchronizing signal (HD) is different. The relationship varies considerably with temperature. However, as described above, the conventional field discriminating circuit uses the vertical synchronizing signal (VD) and the horizontal synchronizing signal (H
Since the field is recognized based on the phase with D), there is a problem that accurate identification is difficult.

【０００５】また、ＮＴＳＣ信号（標準信号）と異なる
ＶＴＲ等が生成した複合映像信号、所謂、非標準信号で
は一般に標準信号の場合と同期信号の形状や位相関係が
異なるので、０Ｈ（水平周期）又は1/2 Ｈ（水平周期）
等の固定基準値を用いて識別するような従来のフィール
ド判別回路を使用した場合、確実に識別が行なえるとは
限らない。さらに、ＶＴＲ等の特殊再生時にはインタレ
ース信号からノン・インタレース信号に表示モードが切
り替わる。例えば、サーチモードや静止画等の再生時に
は、インタレース信号からノン・インタレース信号に切
り替わるとともに、同期信号の形状、例えば、等価パル
スが存在しないなどの特徴があるが、従来のフィールド
判別回路では表示モードの変化を的確に判定すること困
難であるため、特殊再生時に画像が乱れる問題があっ
た。[0005] A composite video signal generated by a VTR or the like different from an NTSC signal (standard signal), that is, a so-called non-standard signal, generally has a different shape and phase relationship with a standard signal than a standard signal. Or 1/2 H (horizontal cycle)
When a conventional field discriminating circuit for discriminating using a fixed reference value such as described above is used, the discrimination cannot always be performed reliably. Further, the display mode is switched from an interlaced signal to a non-interlaced signal during special reproduction of a VTR or the like. For example, at the time of reproducing a search mode or a still image, the interlaced signal is switched to a non-interlaced signal, and the shape of the synchronization signal, for example, there is no equivalent pulse. Since it is difficult to accurately determine a change in the display mode, there is a problem that an image is disturbed during special reproduction.

【０００６】[0006]

【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、種々の映像信号に対応して偶数フ
ィールドと、奇数フィールドとを正確に識別し判定する
フィールド判別回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and provides a field discriminating circuit for accurately discriminating and judging even fields and odd fields corresponding to various video signals. The purpose is to:

【０００７】[0007]

【課題を解決するための手段】上記目的を達成するため
に、供給された水平同期信号（ＨＤ）と、垂直同期信号
（ＶＤ）の位相差を計測する位相計測部と、前記位相計
測部から入力した前フィールドの位相差と現フィールド
の位相差とを演算するフィールド間演算部と、前記フィ
ールド間演算部の演算結果に基づき現フィールドの偶／
奇を判定するフィールド判定部と、前記フィールド判定
部の判定した偶／奇順のフィールド周期性に基づき現フ
ィールドの偶／奇を予測する予測処理部と、前記フィー
ルド間演算部の複数の演算結果を用いてインタレース又
はノン・インタレースモード（走査モード）を判定する
走査モード識別部と、元の複合同期信号を入力して等価
パルスの有無を検出する等価パルス検出部と、前記予測
処理部の処理結果と、前記走査モード識別部の識別結果
と、前記等価パルス検出部の検出結果とに基づきパリテ
ィ信号を決定するパリティ決定部とで構成した。In order to achieve the above object, a phase measuring unit for measuring a phase difference between a supplied horizontal synchronizing signal (HD) and a supplied vertical synchronizing signal (VD) is provided. An inter-field operation unit for calculating the input phase difference between the previous field and the current field, and an even / over current field based on the operation result of the inter-field operation unit.
A field determining unit for determining oddness, a prediction processing unit for predicting even / odd of a current field based on even / odd field periodicity determined by the field determining unit, and a plurality of calculation results of the inter-field calculating unit A scanning mode discriminating unit for judging an interlaced or non-interlaced mode (scanning mode) using the same, an equivalent pulse detecting unit for inputting an original composite synchronization signal to detect the presence or absence of an equivalent pulse, and the prediction processing unit And a parity determination unit that determines a parity signal based on the identification result of the scanning mode identification unit and the detection result of the equivalent pulse detection unit.

【０００８】[0008]

【発明の実施の形態】以上のように構成したので、位相
計測部が計測した水平同期信号（ＨＤ）と、垂直同期信
号（ＶＤ）の位相差を用い、次段に設けたフィールド間
演算部が前フィールドの位相差と現フィールドの位相差
とを演算する。フィールド判定部がフィールド間演算か
ら現フィールドの偶／奇を判定し、予測処理部が偶／奇
のフィールド周期性に基づき現フィールドの偶／奇を予
測することによりフィールドの偶／奇誤りを訂正する。
一方、走査モード識別部は前記フィールド間演算部の複
数の演算結果を用いるようにして正確に走査モードを判
定する。さらに等価パルス検出部で等価パルスの有無を
検出することによりＶＴＲ等の特殊再生か否かを判定す
る。パリティ決定部は、前記予測処理部と、前記走査モ
ード識別部と、前記等価パルス検出部との結果に基づき
パリティ信号を決定する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS With the above configuration, an inter-field operation unit provided at the next stage is provided by using a phase difference between a horizontal synchronization signal (HD) and a vertical synchronization signal (VD) measured by a phase measurement unit. Calculates the phase difference between the previous field and the current field. The field determination unit determines the even / odd of the current field from the inter-field operation, and the prediction processing unit corrects the even / odd error of the field by predicting the even / odd of the current field based on the even / odd field periodicity. I do.
On the other hand, the scanning mode identification unit accurately determines the scanning mode by using a plurality of operation results of the inter-field operation unit. Further, the presence or absence of an equivalent pulse is detected by an equivalent pulse detection unit to determine whether or not a special reproduction such as a VTR is performed. The parity determination unit determines a parity signal based on the result of the prediction processing unit, the scan mode identification unit, and the equivalent pulse detection unit.

【０００９】[0009]

【実施例】以下、本発明によるフィールド判別回路につ
いて、図を用いて詳細に説明する。図１は本発明による
フィールド判別回路の基本的な実施例を示すシステムブ
ロック図である。１は供給された水平同期信号（ＨＤ）
と、垂直同期信号（ＶＤ）の位相差を計測する位相計測
部である。２は、前記位相計測部１から入力した前フィ
ールドの位相差と現フィールドの位相差とを演算するフ
ィールド間演算部である。３は、前記フィールド間演算
部２の演算結果に基づき現フィールドの偶／奇を判定す
るフィールド判定部である。４は、前記フィールド判定
部３の判定した偶／奇順のフィールド周期性に基づき現
フィールドの偶／奇を予測する予測処理部である。５
は、前記フィールド間演算部２の複数の演算結果を用い
てインタレース又はノン・インタレースモード（走査モ
ード）を判定する走査モード識別部である。６は元の複
合同期信号を入力して等価パルスの有無を検出する等価
パルス検出部である。７は、前記予測処理部４の処理結
果と、前記走査モード識別部５の識別結果と、前記等価
パルス検出部６の検出結果とに基づきパリティ信号を決
定するパリティ決定部である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A field discriminating circuit according to the present invention will be described below in detail with reference to the drawings. FIG. 1 is a system block diagram showing a basic embodiment of a field discriminating circuit according to the present invention. 1 is the supplied horizontal synchronization signal (HD)
And a phase measurement unit that measures the phase difference between the vertical synchronization signal (VD). Reference numeral 2 denotes an inter-field calculation unit that calculates the phase difference between the previous field and the current field input from the phase measurement unit 1. Reference numeral 3 denotes a field determination unit that determines even / odd of the current field based on the operation result of the inter-field operation unit 2. A prediction processing unit 4 predicts even / odd of the current field based on the even / odd order field periodicity determined by the field determination unit 3. 5
Is a scanning mode identification unit that determines an interlaced or non-interlaced mode (scanning mode) using a plurality of operation results of the inter-field operation unit 2. Reference numeral 6 denotes an equivalent pulse detector that receives the original composite synchronization signal and detects the presence or absence of an equivalent pulse. A parity determination unit 7 determines a parity signal based on the processing result of the prediction processing unit 4, the identification result of the scanning mode identification unit 5, and the detection result of the equivalent pulse detection unit 6.

【００１０】本発明によるフィールド判別回路の概念的
動作を図１、図６に従い説明する。位相計測部１は供給
された水平同期信号（ＨＤ）と、垂直同期信号（ＶＤ）
の位相差を計測し、次段に設けたフィールド間演算部２
が前フィールドの位相差と現フィールドの位相差とを演
算する。図６に示したように、走査モードがインタレー
スである場合、フィールドの奇偶状態により位相差は、
例えば、T1（０Ｈ）と、T2（1/2 Ｈ）となる。フィール
ド間演算部２が、例えば、現フィールドの位相差から前
フィールド（１フィールド前）の位相差を論理差演算す
るものとすると、T1（０Ｈ）と、T2（1/2 Ｈ）とを交互
に引き算する結果、フィールド間演算部２はプラス値
「ほぼ＋1/2 Ｈ」と、マイナス値「ほぼ−1/2 Ｈ」とを
交互に出力することになる。尚、走査モードがノン・イ
ンタレースである場合、フィールド間演算部２はほぼ０
Ｈを出力する。The conceptual operation of the field discriminating circuit according to the present invention will be described with reference to FIGS. The phase measurement unit 1 receives the supplied horizontal synchronization signal (HD) and vertical synchronization signal (VD).
The phase difference between the two is measured, and the inter-field operation unit 2 provided in the next stage
Calculates the phase difference between the previous field and the current field. As shown in FIG. 6, when the scanning mode is interlaced, the phase difference is determined by the odd / even state of the field.
For example, T1 (0H) and T2 (1 / 2H). Assuming that the inter-field operation unit 2 performs a logical difference operation on the phase difference of the previous field (one field before) from the phase difference of the current field, for example, T1 (0H) and T2 (1 / 2H) are alternated. As a result, the inter-field operation unit 2 alternately outputs a plus value "almost +1/2 H" and a minus value "almost -1/2 H". When the scanning mode is non-interlaced, the inter-field operation unit 2 is almost zero.
H is output.

【００１１】従って、フィールド判定部３は上記フィー
ルド間演算結果がプラス値の場合は、現フィールドは偶
数フィールドと判定でき、マイナス値の場合は、現フィ
ールドは奇数フィールドと判定できる。予測処理部４は
偶／奇のフィールドが周期的に交互に現れるので前フィ
ールドの状態から現フィールドの偶／奇を予測すること
ができるのでフィールドの偶／奇誤りを訂正する。一
方、走査モード識別部５は、前記フィールド間演算部２
の複数の演算結果が、例えば、プラス値「ほぼ＋1/2
Ｈ」と、マイナス値「ほぼ−1/2 Ｈ」とであれば走査モ
ードはインタレースであると識別でき、ほぼ０Ｈであれ
ば走査モードはノン・インタレースであると識別でき
る。さらに等価パルス検出部６は供給された複合同期信
号の等価パルスの有無を検出することによりＶＴＲ等の
特殊再生か否かを判定する。パリティ決定部７は、前記
予測処理部４と、前記走査モード識別部５と、前記等価
パルス検出部６との結果に基づき、例えば、ノン・イン
タレースの場合、パリティ信号「０」とし、また、イン
タレース又は等価パルスの有の場合、パリティ信号
「１」とするようにパリティ信号を決定する。Accordingly, the field determination unit 3 can determine that the current field is an even field when the inter-field operation result is a positive value, and can determine that the current field is an odd field when the inter-field operation result is a negative value. The prediction processing unit 4 corrects the even / odd error of the field since the even / odd field appears alternately and periodically so that the even / odd of the current field can be predicted from the state of the previous field. On the other hand, the scanning mode identification unit 5
Are, for example, a plus value “almost +1/2”
H "and a negative value" approximately -1/2 H ", the scanning mode can be identified as interlaced, and if substantially 0H, the scanning mode can be identified as non-interlaced. Further, the equivalent pulse detector 6 detects whether or not there is an equivalent pulse of the supplied composite synchronizing signal to determine whether or not a special reproduction such as a VTR is performed. The parity determination unit 7 sets a parity signal “0” based on the results of the prediction processing unit 4, the scanning mode identification unit 5, and the equivalent pulse detection unit 6, for example, in the case of non-interlace, , If there is an interlace or equivalent pulse, the parity signal is determined to be a parity signal “1”.

【００１２】図２は本発明によるフィールド判別回路の
詳細な実施例を示すシステムブロック図である。１１は
供給された水平同期信号（ＨＤ）と、垂直同期信号（Ｖ
Ｄ）とに基づき前記垂直同期信号（ＶＤ）から前記水平
同期信号（ＨＤ）までの位相差に相応したパルスを生成
するパルス生成部である。１２は、前記垂直同期信号
（ＶＤ）のネガティブエッジを検出する垂直エッジ検出
部である。１３は、前記パルス生成部１１が生成したパ
ルスをイネーブル端子に入力するとともに、前記垂直エ
ッジ検出部１２の出力をロード端子に入力したカウンタ
部である。１４は、前記垂直エッジ検出部１２の出力を
ロード端子に入力するとともに、前記カウンタ部１３の
出力をラッチする第一Ｄ−ＦＦ部である。１５は、前記
カウンタ部１３の出力をプラス端子に入力するととも
に、前記第一Ｄ−ＦＦ部１４の出力をマイナス端子に入
力した加算部である。FIG. 2 is a system block diagram showing a detailed embodiment of the field discriminating circuit according to the present invention. Reference numeral 11 denotes the supplied horizontal synchronization signal (HD) and vertical synchronization signal (V
D) and a pulse generator for generating a pulse corresponding to a phase difference from the vertical synchronizing signal (VD) to the horizontal synchronizing signal (HD). Reference numeral 12 denotes a vertical edge detection unit that detects a negative edge of the vertical synchronization signal (VD). Reference numeral 13 denotes a counter unit that inputs a pulse generated by the pulse generation unit 11 to an enable terminal and inputs an output of the vertical edge detection unit 12 to a load terminal. Reference numeral 14 denotes a first D-FF unit that inputs an output of the vertical edge detection unit 12 to a load terminal and latches an output of the counter unit 13. Reference numeral 15 denotes an adding unit that inputs the output of the counter unit 13 to a plus terminal and the output of the first D-FF unit 14 to a minus terminal.

【００１３】１６は、前記パルス生成部１１が生成した
パルスのネガティブエッジを検出するパルスエッジ検出
部である。１７は、前記加算部１５の出力の最上位ビッ
トを入力するとともに、前記垂直エッジ検出部１２の出
力を入力し最上位ビットの符号に基づきフィールドの偶
／奇を判定する予測処理部である。１８は、前記加算部
１５の出力の複数上位ビットに基づきノン・インタレー
スか否かを判定する簡易判定部である。１９は、前記簡
易判定部１８の判定出力を連続複数回用いるとともに、
前記パルスエッジ検出部１６の出力を用いてインタレー
ス又はノン・インタレースモード（走査モード）を判定
するノンインタ判定部である。Reference numeral 16 denotes a pulse edge detector for detecting a negative edge of the pulse generated by the pulse generator 11. Reference numeral 17 denotes a prediction processing unit which receives the most significant bit of the output of the addition unit 15 and receives the output of the vertical edge detection unit 12 and determines whether the field is even or odd based on the sign of the most significant bit. Reference numeral 18 denotes a simple determination unit that determines whether or not non-interlace is performed based on a plurality of upper bits of the output of the addition unit 15. 19 uses the judgment output of the simple judgment section 18 continuously plural times,
A non-inter determining unit that determines an interlaced or non-interlaced mode (scan mode) using the output of the pulse edge detecting unit 16.

【００１４】２０は、前記予測処理部１７の出力を入力
し、前記ノンインタ判定部１９の出力を入力するととも
に外部から供給された等価パルス有無を示す等価パルス
検出信号２０ａを入力しこれら３つの入力に基づきパリ
ティ信号を決定するパリティ決定部である。２１は、前
記パルスエッジ検出部１６の出力をロード端子に入力す
るとともに、前記パリティ決定部２０の出力をＤ０端子
に入力しＱ０端子にパリティ信号をラッチ出力するとと
もに、前記ノンインタ判定部１９の出力をＤ１端子に入
力しＱ１端子に走査モードをラッチ出力する第二Ｄ−Ｆ
Ｆ部である。Reference numeral 20 denotes an input of the output of the prediction processing unit 17, an input of the non-inter determining unit 19, and an equivalent pulse detection signal 20a which indicates the presence or absence of an equivalent pulse supplied from the outside. Is a parity determination unit that determines a parity signal based on Reference numeral 21 denotes an input of the output of the pulse edge detection unit 16 to a load terminal, an input of the parity determination unit 20 to a D0 terminal, a latch output of a parity signal to a Q0 terminal, and an output of the non-inter determination unit 19. Is input to the D1 terminal and the scanning mode is latched and output to the Q1 terminal.
Section F.

【００１５】本発明によるフィールド判別回路の詳細な
動作を図２、図３に従い説明する。尚、図３は本発明に
よるフィールド判別回路のパリティ予測処理部のパリテ
ィ予測動作を説明する波形図であり、ノイズ等による誤
り訂正（イ）、入力信号切替え対応（ロ）、ノンインタ
への変化に対応（ハ）である。パルス生成部１１は供給
された水平同期信号（ＨＤ）と、垂直同期信号（ＶＤ）
とに基づき、前記垂直同期信号（ＶＤ）から前記水平同
期信号（ＨＤ）までの位相差に相応したパルスを生成
し、垂直エッジ検出部１２は、前記垂直同期信号（Ｖ
Ｄ）のエッジを検出し、カウンタ部１３は、前記パルス
生成部１１が生成したパルスをイネーブル端子に入力す
るとともに、前記垂直エッジ検出部１２の出力をロード
端子に入力し、位相差を計測する。第一Ｄ−ＦＦ部１４
は、前記垂直エッジ検出部１２の出力をロード端子に入
力するとともに、前記カウンタ部１３の出力をラッチす
るので前フィールドの位相差の計測値をラッチする。The detailed operation of the field discriminating circuit according to the present invention will be described with reference to FIGS. FIG. 3 is a waveform diagram for explaining the parity prediction operation of the parity prediction processing unit of the field discriminating circuit according to the present invention. Correspondence (c). The pulse generation unit 11 receives the supplied horizontal synchronization signal (HD) and vertical synchronization signal (VD).
, A pulse corresponding to the phase difference from the vertical synchronizing signal (VD) to the horizontal synchronizing signal (HD) is generated, and the vertical edge detecting unit 12 outputs the vertical synchronizing signal (V
The edge of D) is detected, and the counter 13 inputs the pulse generated by the pulse generator 11 to an enable terminal, and inputs the output of the vertical edge detector 12 to a load terminal to measure a phase difference. . First D-FF unit 14
Inputs the output of the vertical edge detector 12 to the load terminal and latches the output of the counter 13, so that the measured value of the phase difference in the previous field is latched.

【００１６】加算部１５は、前記カウンタ部１３の出力
をプラス端子に入力するとともに、前記第一Ｄ−ＦＦ部
１４の出力（前フィールドの位相差の計測値）をマイナ
ス端子に入力するので、現フィールドの位相差の計測値
から前フィールドの位相差の計測値を引き算して結果を
出力する。The adder 15 inputs the output of the counter 13 to the plus terminal and the output of the first D-FF 14 (the measured value of the phase difference in the previous field) to the minus terminal. The measured value of the phase difference of the previous field is subtracted from the measured value of the phase difference of the current field, and the result is output.

【００１７】パルスエッジ検出部１６は、前記パルス生
成部１１が生成したパルスのネガティブエッジを検出
し、予測処理部１７は、前記加算部１５の出力の最上位
ビットを入力するとともに、前記垂直エッジ検出部１２
の出力を入力し最上位ビットの符号に基づき以下の処理
を行なう。即ち、インタレースの場合、例えば、最上位
ビットの符号が「＋」の場合は、現フィールドは偶数フ
ィールドと判定し、符号が「−」の場合は、奇数フィー
ルドと判定するとともに、図３（イ）に示した通り、偶
／奇フィールドに対応させたパリティ信号が周期的に交
互に現れるので、前フィールドの状態から現フィールド
の偶／奇を予測し、前記パリティ信号のノイズ等による
誤り部（＊イ）を訂正するような予測処理を行なう。The pulse edge detector 16 detects a negative edge of the pulse generated by the pulse generator 11, and the prediction processor 17 inputs the most significant bit of the output of the adder 15 and Detector 12
And performs the following processing based on the sign of the most significant bit. That is, in the case of interlace, for example, when the sign of the most significant bit is “+”, the current field is determined to be an even field, and when the sign is “−”, the current field is determined to be an odd field. As shown in a), since the parity signals corresponding to the even / odd fields appear alternately and periodically, the even / odd of the current field is predicted from the state of the previous field, and the error part due to noise or the like of the parity signal is detected. A prediction process for correcting (* a) is performed.

【００１８】尚、予測処理のアルゴリズムは、図４の本
発明によるフィールド判別回路のパリティ信号の予測処
理を示す図の通り、連続する３フィールド（n-2,n-1,n
）のパリティ信号の周期性を監視し、２度続けて状態
の変化がある場合、始めて出力パリティ信号を反転させ
る。The algorithm of the prediction processing is shown in FIG. 4 showing the prediction processing of the parity signal of the field discriminating circuit according to the present invention, in which three consecutive fields (n-2, n-1, n) are used.
), The periodicity of the parity signal is monitored, and if there is a state change twice in succession, the output parity signal is inverted for the first time.

【００１９】また、走査モードがノン・インタレースで
ある場合、加算部１５はほぼ０Ｈを出力するので、簡易
判定部１８は、前記加算部１５の出力の複数上位ビット
に基づきノン・インタレース（ほぼ０Ｈ）か否かを判定
し、次段のノンインタ判定部１９は、前記パルスエッジ
検出部１６の出力をトリガ信号として、前記簡易判定部
１８の判定出力を連続複数回分用いて、例えば、３回
（３フィールド）連続して同じ状態であった場合、始め
てインタレース又はノン・インタレース（走査モード）
を切替える。When the scanning mode is non-interlaced, the adder 15 outputs almost 0H. Therefore, the simple determiner 18 outputs the non-interlaced signal based on a plurality of upper bits of the output of the adder 15. Then, the next stage non-inter determining unit 19 uses the output of the pulse determining unit 16 as a trigger signal, and uses the determination output of the simple determining unit 18 for a plurality of consecutive times, for example, 3 times. Times (3 fields), if the same state continues, interlaced or non-interlaced (scan mode) for the first time
Switch.

【００２０】パリティ決定部２０は、前記予測処理部１
７の出力を入力し、前記ノンインタ判定部１９の出力を
入力するとともに、外部から供給された等価パルス有無
を示す等価パルス検出信号２０ａを入力し、これら３つ
の入力に基づきパリティ信号を決定する。即ち、パリテ
ィ決定部２０は、ノン・インタレースや等価パルス無し
の情報が得られた場合は、パリティの出力を固定（ノン
・インタレース状態に）する。The parity deciding section 20 is provided with the prediction processing section 1
7 and the output of the non-inter determining unit 19 and an externally supplied equivalent pulse detection signal 20a indicating the presence or absence of an equivalent pulse, and a parity signal is determined based on these three inputs. That is, when information indicating non-interlace or no equivalent pulse is obtained, the parity determination unit 20 fixes the parity output (in a non-interlace state).

【００２１】第二Ｄ−ＦＦ部２１は、前記パルスエッジ
検出部１６の出力をロード端子にトリガ入力するととも
に、前記パリティ決定部２０の出力をＤ０端子に入力し
Ｑ０端子にパリティ信号をラッチ出力するとともに、前
記ノンインタ判定部１９の出力をＤ１端子に入力しＱ１
端子に走査モードをラッチ出力する。The second D-FF unit 21 inputs the output of the pulse edge detection unit 16 to the load terminal as a trigger, inputs the output of the parity determination unit 20 to the D0 terminal, and latches and outputs the parity signal to the Q0 terminal. At the same time, the output of the non-inter determining unit 19 is
The scan mode is latched and output to the terminal.

【００２２】図５は本発明によるフィールド判別回路の
等価パルス検出部の詳細な実施例を示すブロック図であ
る。４１は供給された複合同期信号から垂直同期パルス
を検出するとともにＶＤ期間内の等価パルスを除去する
垂直同期パルス検出部である。４２は、前記垂直同期パ
ルス検出部４１が検出した垂直同期パルスのパルス幅を
測定して垂直同期信号（ＶＤ）を判定する垂直同期信号
（ＶＤ）判定部である。４３は、前記垂直同期信号（Ｖ
Ｄ）判定部４２の判定結果に基づき垂直同期パルスを生
成し出力する垂直同期（ＶＤ）パルス生成部である。４
４は、前記垂直同期パルス検出部４１が検出した垂直同
期信号（ＶＤ）と、前記垂直同期信号（ＶＤ）判定部４
２の判定結果から、計測期間を示すパルスを生成する計
測期間生成部である。４５は、前記計測期間生成部４４
が供給したパルスに基づき、複合同期信号の等価パルス
の数を計測する等価パルス計測部である。４６は、前記
等価パルス計測部４５の計測結果から等価パルスの有無
を判定する等価パルス判定部である。FIG. 5 is a block diagram showing a detailed embodiment of the equivalent pulse detector of the field discriminating circuit according to the present invention. Reference numeral 41 denotes a vertical synchronization pulse detector that detects a vertical synchronization pulse from the supplied composite synchronization signal and removes an equivalent pulse in the VD period. Reference numeral 42 denotes a vertical synchronization signal (VD) determination unit that determines the vertical synchronization signal (VD) by measuring the pulse width of the vertical synchronization pulse detected by the vertical synchronization pulse detection unit 41. 43 is the vertical synchronizing signal (V
D) A vertical synchronization (VD) pulse generation unit that generates and outputs a vertical synchronization pulse based on the determination result of the determination unit 42. 4
Reference numeral 4 denotes a vertical synchronization signal (VD) detected by the vertical synchronization pulse detection unit 41 and the vertical synchronization signal (VD) determination unit 4
A measurement period generation unit that generates a pulse indicating the measurement period from the determination result of 2. 45 is the measurement period generation unit 44
Is an equivalent pulse measuring unit that measures the number of equivalent pulses of the composite synchronization signal based on the supplied pulses. Reference numeral 46 denotes an equivalent pulse determination unit that determines the presence or absence of an equivalent pulse from the measurement result of the equivalent pulse measurement unit 45.

【００２３】上記図５を参照して等価パルス検出の有無
を判定する動作を説明する。垂直同期パルス検出部４１
は、供給された複合同期信号から、例えば、水平パルス
幅より十分大である低期間等の周期を計測するなどし
て、垂直同期パルスを検出し、垂直同期信号（ＶＤ）判
定部４２は、前記垂直同期パルス検出部４１が検出した
垂直同期パルスの開始点から測定したパルス幅が所定の
基準値より大である場合に垂直同期信号（ＶＤ）である
と判定する。垂直同期（ＶＤ）パルス生成部４３は、前
記垂直同期信号（ＶＤ）判定部４２の判定結果に基づき
所定幅及び位相を有する垂直同期パルスを生成し出力す
る。計測期間生成部４４は、前記垂直同期パルス検出部
４１が検出した垂直同期信号（ＶＤ）と、前記垂直同期
信号（ＶＤ）判定部４２の判定結果から、所定幅、例え
ば、1.5 乃至２Ｈ（水平周期）程度、を有するパルスを
生成し、次段の等価パルス計測部４５は、前記計測期間
生成部４４が供給したパルスに基づき、複合同期信号の
相応期間の等価パルスの数を計測する。等価パルス判定
部４６は、前記等価パルス計測部４５の計測結果から、
例えば、計測期間が1.7 Ｈ（水平周期）であるとする
と、その期間に含まれる等価パルスの数は「３」である
ことが分かっているので、期間に相応の基準値と比較し
て等価パルスの存在を正しく判定し、等価パルス検出
（信号）を出力する。The operation of determining the presence or absence of the detection of an equivalent pulse will be described with reference to FIG. Vertical sync pulse detector 41
Detects a vertical synchronization pulse from the supplied composite synchronization signal by, for example, measuring a period such as a low period that is sufficiently larger than the horizontal pulse width, and detects a vertical synchronization signal. The vertical synchronization signal (VD) determination unit 42 If the pulse width measured from the start point of the vertical sync pulse detected by the vertical sync pulse detector 41 is larger than a predetermined reference value, it is determined that the signal is a vertical sync signal (VD). The vertical synchronization (VD) pulse generation unit 43 generates and outputs a vertical synchronization pulse having a predetermined width and phase based on the determination result of the vertical synchronization signal (VD) determination unit 42. The measurement period generation unit 44 determines a predetermined width, for example, 1.5 to 2H (horizontal) based on the vertical synchronization signal (VD) detected by the vertical synchronization pulse detection unit 41 and the determination result of the vertical synchronization signal (VD) determination unit 42. The equivalent pulse measuring unit 45 in the next stage measures the number of equivalent pulses in the corresponding period of the composite synchronization signal based on the pulse supplied by the measuring period generating unit 44. The equivalent pulse determination unit 46, from the measurement result of the equivalent pulse measurement unit 45,
For example, if the measurement period is 1.7 H (horizontal cycle), it is known that the number of equivalent pulses included in that period is "3", so the equivalent pulse is compared with a reference value corresponding to the period. Is correctly determined, and an equivalent pulse detection (signal) is output.

【００２４】[0024]

【発明の効果】以上説明したように、本発明は種々の映
像信号に対応して偶数フィールドと、奇数フィールドと
を正確に識別し判定するフィールド判別回路を提供す
る。従って、アナログフィルターを使用して分離した垂
直同期信号（ＶＤ）と、水平同期信号（ＨＤ）との位相
差を利用した従来のフィールド判別回路のフィールド判
別と比較し、正確な識別（判別）が可能であるメリット
がある。また、ＮＴＳＣ信号（標準信号）と異なるＶＴ
Ｒ等が生成した複合映像信号、所謂、非標準信号であっ
ても、フィールド判別が確実にできる。さらに、ＶＴＲ
等の特殊再生時のようにインタレース信号からノン・イ
ンタレース信号に表示モードが切り替わる場合にも、フ
ィールド判別及びパリテイー信号を固定する処理を適切
に実施できるので、従来、特殊再生時に発生していた画
像の乱れを防止できるメリットがある。As described above, the present invention provides a field discriminating circuit for accurately discriminating and determining an even field and an odd field corresponding to various video signals. Therefore, accurate discrimination (discrimination) can be made by comparing with a field discrimination of a conventional field discrimination circuit using a phase difference between a vertical synchronization signal (VD) separated using an analog filter and a horizontal synchronization signal (HD). There are benefits that are possible. Also, a VT different from the NTSC signal (standard signal)
Even in the case of a composite video signal generated by R or the like, that is, a so-called non-standard signal, field discrimination can be reliably performed. In addition, VTR
Even when the display mode is switched from an interlaced signal to a non-interlaced signal as in the case of special reproduction, such as in the case of special reproduction, the processing for fixing the field discrimination and the parity signal can be appropriately performed. There is an advantage that the disturbance of the image can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるフィールド判別回路の基本的な実
施例を示すシステムブロック図である。FIG. 1 is a system block diagram showing a basic embodiment of a field discriminating circuit according to the present invention.

【図２】本発明によるフィールド判別回路の詳細な実施
例を示すシステムブロック図である。FIG. 2 is a system block diagram showing a detailed embodiment of a field discriminating circuit according to the present invention.

【図３】本発明によるフィールド判別回路のパリティ予
測処理部のパリティ予測動作を説明する波形図であり、
ノイズ等による誤り訂正（イ）、入力信号切替え対応
（ロ）、ノンインタへの変化に対応（ハ）である。FIG. 3 is a waveform diagram illustrating a parity prediction operation of a parity prediction processing unit of the field determination circuit according to the present invention;
Error correction due to noise or the like (a), input signal switching (b), and non-interchange (c).

【図４】本発明によるフィールド判別回路のパリティ信
号の予測処理を示す図である。FIG. 4 is a diagram showing a prediction process of a parity signal of a field discriminating circuit according to the present invention.

【図５】本発明によるフィールド判別回路の等価パルス
検出部の詳細な実施例を示すブロック図である。FIG. 5 is a block diagram showing a detailed embodiment of an equivalent pulse detector of the field discriminating circuit according to the present invention.

【図６】フィールド判別回路の動作波形図である。FIG. 6 is an operation waveform diagram of the field determination circuit.

【符号の説明】[Explanation of symbols]

１ 位相計測部 ２ フィールド間演算部 ３ フィールド判定部 ４ 予測処理部 ５ 走査モード識別部 ６ 等価パルス検出部 ７ パリティ決定部 １１ パルス生成部 １２ 垂直エッジ検出部 １３ カウンタ部 １４ 第一Ｄ−ＦＦ部 １５ 加算部 １６ パルスエッジ検出部 １７ 予測処理部 １８ 簡易判定部 １９ ノンインタ判定部 ２０ パリティ決定部 ２０ａ 等価パルス検出信号 ２１ 第二Ｄ−ＦＦ部 ４１ 垂直同期パルス検出部 ４２ 垂直同期信号（ＶＤ）判定部 ４３ 垂直同期（ＶＤ）パルス生成部 ４４ 計測期間生成部 ４５ 等価パルス計測部 ４６ 等価パルス判定部 DESCRIPTION OF SYMBOLS 1 Phase measurement part 2 Inter-field calculation part 3 Field determination part 4 Prediction processing part 5 Scan mode identification part 6 Equivalent pulse detection part 7 Parity determination part 11 Pulse generation part 12 Vertical edge detection part 13 Counter part 14 First D-FF part Reference Signs List 15 addition unit 16 pulse edge detection unit 17 prediction processing unit 18 simple determination unit 19 non-inter determination unit 20 parity determination unit 20a equivalent pulse detection signal 21 second D-FF unit 41 vertical synchronization pulse detection unit 42 vertical synchronization signal (VD) determination Unit 43 vertical synchronization (VD) pulse generation unit 44 measurement period generation unit 45 equivalent pulse measurement unit 46 equivalent pulse determination unit

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 供給された水平同期信号（ＨＤ）と、垂
直同期信号（ＶＤ）の位相差を計測する位相計測部と、
前記位相計測部からの前フィールドの位相差と現フィー
ルドの位相差とを演算するフィールド間演算部と、前記
フィールド間演算部の演算結果に基づき現フィールドの
偶／奇を判定するフィールド判定部と、前記フィールド
判定部で判定した偶／奇順のフィールド周期性に基づき
現フィールドの偶／奇を予測する予測処理部と、前記フ
ィールド間演算部の複数の演算結果を用いてインタレー
ス又はノン・インタレースモード（走査モード）を判定
する走査モード識別部と、元の複合同期信号を入力して
等価パルスの有無を検出する等価パルス検出部と、前記
予測処理部の処理結果と、前記走査モード識別部の識別
結果と、前記等価パルス検出部の検出結果とに基づきパ
リティ信号を決定するパリティ決定部とで構成したフィ
ールド判別回路。1. A phase measurement unit for measuring a phase difference between a supplied horizontal synchronization signal (HD) and a supplied vertical synchronization signal (VD).
An inter-field operation unit that calculates a phase difference between a previous field and a current field from the phase measurement unit; and a field determination unit that determines even / odd of a current field based on an operation result of the inter-field operation unit. A prediction processing unit for predicting the even / odd of the current field based on the even / odd field periodicity determined by the field determining unit; and an interlaced or non- A scanning mode identification unit for determining an interlace mode (scanning mode), an equivalent pulse detection unit for inputting an original composite synchronization signal to detect the presence or absence of an equivalent pulse, a processing result of the prediction processing unit, A field discrimination circuit including a parity determination unit that determines a parity signal based on the identification result of the identification unit and the detection result of the equivalent pulse detection unit. 【請求項２】 供給された水平同期信号（ＨＤ）と、垂
直同期信号（ＶＤ）とに基づき前記垂直同期信号（Ｖ
Ｄ）から前記水平同期信号（ＨＤ）までの位相差に相応
したパルスを生成するパルス生成部と、前記垂直同期信
号（ＶＤ）のエッジを検出する垂直エッジ検出部と、前
記パルス生成部が生成したパルスをイネーブル端子に入
力するとともに、前記垂直エッジ検出部の出力をロード
端子に入力したカウンタ部と、前記垂直エッジ検出部の
出力をロード端子に入力するとともに前記カウンタ部の
出力をラッチする第一Ｄ−ＦＦ部と、前記カウンタ部の
出力をプラス端子に入力するとともに、前記第一Ｄ−Ｆ
Ｆ部の出力をマイナス端子に入力した加算部と、前記パ
ルス生成部が生成したパルスのエッジを検出するパルス
エッジ検出部と、前記加算部の出力の最上位（符号）ビ
ットを入力するとともに前記垂直エッジ検出部の出力を
入力し最上位ビットの符号に基づきフィールドの偶／奇
を判定する予測処理部と、前記加算部の出力の複数上位
ビットに基づきノン・インタレースか否かを判定する簡
易判定部と、前記簡易判定部の判定出力を連続複数回用
いるとともに前記パルスエッジ検出部の出力を用いてイ
ンタレース又はノン・インタレースモード（走査モー
ド）を判定するノンインタ判定部と、前記予測処理部の
出力を入力し前記ノンインタ判定部の出力を入力すると
ともに外部から供給された等価パルスの有無を示す等価
パルス検出信号を入力しこれら３つの入力に基づきパリ
ティ信号を決定するパリティ決定部と、前記パルスエッ
ジ検出部の出力をロード端子に入力し、前記パリティ決
定部の出力をＤ０端子に入力しＱ０端子にパリティ信号
をラッチ出力するとともに、前記ノンインタ判定部の出
力をＤ１端子に入力しＱ１端子に走査モードをラッチ出
力する第二Ｄ−ＦＦ部とで構成したフィールド判別回
路。2. The vertical synchronization signal (V) based on the supplied horizontal synchronization signal (HD) and vertical synchronization signal (VD).
D) a pulse generation unit that generates a pulse corresponding to the phase difference from the horizontal synchronization signal (HD), a vertical edge detection unit that detects an edge of the vertical synchronization signal (VD), and the pulse generation unit And a counter for inputting the output of the vertical edge detector to the load terminal and inputting the output of the vertical edge detector to the load terminal and latching the output of the counter. One D-FF unit and the output of the counter unit are input to a plus terminal, and the first D-F
An adding unit that inputs the output of the F unit to the minus terminal; a pulse edge detecting unit that detects an edge of a pulse generated by the pulse generating unit; and a most significant (sign) bit of the output of the adding unit, A prediction processing unit which receives the output of the vertical edge detection unit and determines whether the field is even or odd based on the sign of the most significant bit, and determines whether or not non-interlace is performed based on a plurality of upper bits of the output of the adding unit A simple determining unit, a non-inter determining unit that uses a determination output of the simple determining unit continuously plural times and determines an interlaced or non-interlaced mode (scanning mode) using an output of the pulse edge detecting unit; The output of the processing unit is input, the output of the non-inter determination unit is input, and an equivalent pulse detection signal indicating the presence or absence of an externally supplied equivalent pulse is input. A parity determining unit that determines a parity signal based on these three inputs; an output of the pulse edge detecting unit is input to a load terminal; an output of the parity determining unit is input to a D0 terminal; and a parity signal is latched to a Q0 terminal. And a second D-FF unit for outputting the output of the non-inter determining unit to a D1 terminal and latching and outputting a scanning mode to a Q1 terminal. 【請求項３】 上記水平同期信号（ＨＤ）と、垂直同期
信号（ＶＤ）とを負極性の信号とし、上記垂直エッジ検
出部及びパルスエッジ検出部が入力パルスのネガティブ
エッジを検出することを特徴とした請求項２記載のフィ
ールド判別回路。3. The method according to claim 1, wherein the horizontal synchronizing signal (HD) and the vertical synchronizing signal (VD) are negative signals, and the vertical edge detecting section and the pulse edge detecting section detect a negative edge of the input pulse. 3. The field discriminating circuit according to claim 2, wherein 【請求項４】 上記予測処理部は最上位ビットが正のと
き奇数フィールドと予測し、最上位ビットが負のとき偶
数フィールドと予測とする請求項２記載のフィールド判
別回路。4. The field discriminating circuit according to claim 2, wherein said prediction processing unit predicts an odd field when the most significant bit is positive, and predicts an even field when the most significant bit is negative. 【請求項５】 上記簡易判定部を、最上位ビットを除く
上位５ビット程度のビット数の論理和を計算する加算器
で構成したことを特徴とする請求項２記載のフィールド
判別回路。5. The field discriminating circuit according to claim 2, wherein said simple judging section is constituted by an adder for calculating a logical sum of the number of bits of about five high-order bits excluding the most significant bit. 【請求項６】 上記ノンインタ判定部は、簡易判定部の
判定が連続して３回程度「ほぼ０」の場合、ノン・イン
タレースモードと判定するようにした請求項２記載のフ
ィールド判別回路。6. The field discriminating circuit according to claim 2, wherein the non-inter determining unit determines the non-interlace mode when the determination by the simple determining unit is “substantially 0” about three times in succession. 【請求項７】 上記パリティ決定部は、少なくともノン
インタ判定部の出力がノンインタ状態を示す場合、又は
等価パルス検出信号が等価パルス無し状態を示す場合、
パリティ信号を所定値に固定するようにした請求項２記
載のフィールド判別回路。7. The parity determining unit, when at least the output of the non-inter determining unit indicates a non-inter state, or when the equivalent pulse detection signal indicates a state without an equivalent pulse,
3. The field discriminating circuit according to claim 2, wherein the parity signal is fixed to a predetermined value. 【請求項８】 供給された複合同期信号から垂直同期パ
ルスを検出する垂直同期パルス検出部と、前記垂直同期
パルス検出部が検出した垂直同期パルスのパルス幅を測
定して垂直同期信号（ＶＤ）を判定する垂直同期信号
（ＶＤ）判定部と、前記垂直同期信号（ＶＤ）判定部の
判定結果に基づき垂直同期パルスを生成し出力する垂直
同期（ＶＤ）パルス生成部と、前記垂直同期パルス検出
部が検出した垂直同期信号（ＶＤ）と、前記垂直同期信
号（ＶＤ）判定部の判定結果から、計測期間を示すパル
スを生成する計測期間生成部と、前記計測期間生成部が
供給したパルスに基づき、複合同期信号の等価パルスの
数を計測する等価パルス計測部と、前記等価パルス計測
部の計測結果から等価パルスの有無を判定する等価パル
ス判定部とで構成し、 前記等価パルス判定部の出力として等価パルスの有無を
示す上記等価パルス検出信号を得るようにした請求項２
記載のフィールド判別回路。8. A vertical synchronizing pulse detecting section for detecting a vertical synchronizing pulse from the supplied composite synchronizing signal, and measuring a pulse width of the vertical synchronizing pulse detected by the vertical synchronizing pulse detecting section to obtain a vertical synchronizing signal (VD). A vertical synchronization signal (VD) determination unit for determining the vertical synchronization signal, a vertical synchronization (VD) pulse generation unit for generating and outputting a vertical synchronization pulse based on the determination result of the vertical synchronization signal (VD) determination unit, A measurement period generation unit that generates a pulse indicating a measurement period based on the vertical synchronization signal (VD) detected by the unit and the determination result of the vertical synchronization signal (VD) determination unit; and a pulse supplied by the measurement period generation unit. Based on an equivalent pulse measurement unit that measures the number of equivalent pulses of the composite synchronization signal, and an equivalent pulse determination unit that determines the presence or absence of an equivalent pulse from the measurement result of the equivalent pulse measurement unit, 3. An equivalent pulse detection signal indicating presence or absence of an equivalent pulse is obtained as an output of the equivalent pulse determination unit.
Field discriminating circuit as described.