JP2603745B2 - Pulse counting counter circuit - Google Patents
Pulse counting counter circuitInfo
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Description
【発明の詳細な説明】 〔概要〕 並列に入力される複数の同期したパルス信号のパルス
数の集計値を得るパルス集計カウンタ回路に関し、 小規模な回路により、多くのパルス列に含まれるパル
ス数の集計値を得ることを目的とし、 並列に入力される複数の同期したパルス信号のパルス
数の集計値を得るパルス集計カウンタ回路において、パ
ルス信号に含まれるパルスをパルス信号の単位周期毎に
時間軸上で離散的なパルスに変換し、単一のパルス列を
得るパルス調整部と、単一のパルス列のパルス数をカウ
ントするカウンタとを備えて構成される。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a pulse counting counter circuit that obtains a counted value of the number of pulses of a plurality of synchronized pulse signals input in parallel. A pulse counting counter circuit that obtains a total value of the number of pulses of a plurality of synchronized pulse signals input in parallel with the aim of obtaining a total value. It is configured to include a pulse adjusting unit that obtains a single pulse train by converting into a discrete pulse above, and a counter that counts the number of pulses of the single pulse train.
本発明は、並列に入力される複数の同期したパルス信
号のパルス数の集計値を得るパルス集計カウンタ回路に
関する。The present invention relates to a pulse counting counter circuit that obtains a counted value of the number of pulses of a plurality of synchronized pulse signals input in parallel.
複数チャネルを多重化して伝送するシステムでは、受
信端末において各チャネル毎に得られる受信データのエ
ラービットの集計値を求めることにより、伝送路の品質
（ビットエラーレート）が測定される。このような伝送
品質を測定する装置では、所定のクロック信号に同期し
かつチャネル毎に得られる複数のエラービットの集計値
がパルス集計カウンタ回路を用いて求められる。In a system in which a plurality of channels are multiplexed and transmitted, the quality (bit error rate) of a transmission path is measured by calculating the total value of error bits of received data obtained for each channel at a receiving terminal. In such an apparatus for measuring transmission quality, a total value of a plurality of error bits obtained for each channel in synchronization with a predetermined clock signal is obtained using a pulse total counter circuit.
第６図は、従来のパルス集計カウンタ回路の構成を示
す図である。FIG. 6 is a diagram showing a configuration of a conventional pulse counting counter circuit.
図において、所定のクロック信号に同期して与えられ
る複数（＝ｎ）のパルス列は各パルス列に対応して設け
られたカウンタ611〜61nに与えられ、各パルス列に含ま
れるパルス数が個々に求められる。カウンタ611、612か
ら出力されるカウント値はフルアダー621によって加算
され、以下同様に、カウンタ613〜61nから出力されるカ
ウント値が２個ずつの組み合せでフルアダー622〜62n-m
により加算される。また、これらのフルアダーの出力
は、単一の和が得られるまで同様に２個ずつの組み合せ
により多段接続されたフルアダー62n-m+1〜62n-1によっ
て順次加算され、全てのパルス列に含まれるパルス数の
集計値が求められる。In the figure, a plurality (= n) of pulse trains provided in synchronization with a predetermined clock signal are provided to counters 61 1 to 61 n provided corresponding to the respective pulse trains, and the number of pulses included in each pulse train is individually determined. Desired. Counter 61 1, 61 count value output from the 2 are added by the full adder 62 1, and so on, the full adder 62 2 through 62 nm count value output from the counter 61 3 to 61 n is a combination of two by two
Is added by The outputs of these full adders are sequentially added by full adders 62 n-m + 1 to 62 n-1 which are similarly connected in multiple stages until a single sum is obtained. A total value of the number of included pulses is obtained.
ところで、このような従来のパルス集計カウンタ回路
では、入力されるパルス列の数に応じた数のカウンタお
よびフルアダーが必要であり、必要とされるカウント数
が大きい場合には各フルアダーのビット長が大きな値と
なる。したがって、入力されるパルス列の数およびカウ
ント数が大きい場合には回路規模も大きかった。By the way, such a conventional pulse counting counter circuit requires counters and full adders of a number corresponding to the number of input pulse trains, and when the required count number is large, the bit length of each full adder is large. Value. Therefore, when the number of input pulse trains and the number of counts are large, the circuit scale is large.
本発明は、小規模な回路により、多くのパルス列に含
まれるパルス数の集計値を得ることができるパルス集計
カウンタ回路を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a pulse counting counter circuit that can obtain a total value of the number of pulses included in many pulse trains by a small-scale circuit.
第１図は、請求項１に記載の発明の原理ブロック図で
ある。FIG. 1 is a block diagram showing the principle of the present invention.
図において、遅延手段111〜11nは、並列に同期して入
力される複数のパルス列１〜ｎに、これらのパルス列と
して個別に与えられるパルス信号の最大同期Ｔと整数ｋ
（≦ｎ）とに対してτk＝（2k−１）T/（2n＋１）の式
で示される時間τkの遅延を個別に与える。In the figure, delay means 11 1 to 11 n provide a maximum synchronization T and an integer k of a pulse signal individually given as a pulse train to a plurality of pulse trains 1 to n input in synchronization in parallel.
(≦ n), a delay of time τ k represented by the equation of τ k = (2k−1) T / (2n + 1) is given individually.
パルス幅設定手段131〜13nは、遅延手段111〜11nによ
って個別に遅延が与えられた複数のパルス信号を取り込
み、パルス幅を個別にT/（2n＋ｌ）に設定する。Pulse width setting means 13 1 to 13 n takes a plurality of pulse signals to which the delay is given separately by the delay means 11 1 to 11 n, to set the pulse width T / (2n + l) individually.
合成手段15は、パルス幅設定手段131〜13nによってパ
ルス幅が設定された複数のパルス信号を合成して単一の
パルス列を生成する。Combining means 15 combines the plurality of pulse signals whose pulse width is set by the pulse width setting means 13 1 to 13 n to generate a single pulse train.
カウンタ17は、合成手段15によって生成された単一の
パルス列のパルス数をカウントする。The counter 17 counts the number of pulses of a single pulse train generated by the synthesizing unit 15.
第７図は、請求項２に記載の発明の原理ブロック図で
ある。FIG. 7 is a block diagram showing the principle of the second aspect of the present invention.
図において、前置合成手段71は、並列に同期して入力
される複数のパルス列１〜ｎとして与えられるｎ個のパ
ルス信号を合成し、単一の起動パルス列を生成する。In the figure, a pre-synthesis unit 71 synthesizes n pulse signals given as a plurality of pulse trains 1 to n input in synchronization in parallel to generate a single activation pulse train.
選択信号生成手段72は、前置合成手段71によって生成
された起動パルス列の前縁に同期してｎ個の選択信号を
生成する。The selection signal generation means 72 generates n selection signals in synchronization with the leading edge of the activation pulse train generated by the pre-synthesis means 71.
選択手段73は、選択信号生成手段72によって生成され
たｎ個の選択信号が与えるタイミングでｎ個のパルス信
号を個別に選択する。The selection means 73 individually selects n pulse signals at the timing given by the n selection signals generated by the selection signal generation means 72.
合成手段74は、選択手段73によって選択されたパルス
信号を合成して単一の直列パルス列を生成する。The combining means 74 combines the pulse signals selected by the selecting means 73 to generate a single serial pulse train.
カウンタ75は、合成手段74によって生成された直列パ
ルス列のパルス数をカウントする。The counter 75 counts the number of pulses of the serial pulse train generated by the combining unit 74.
選択信号生成手段72において、先頭微分手段76は、前
置合成手段71によって生成された起動パルスの前縁に同
期して単発のパルスを出力する。In the selection signal generating means 72, the head differentiating means 76 outputs a single pulse in synchronization with the leading edge of the starting pulse generated by the pre-combining means 71.
単一または複数の後続微分手段771〜77n-1は、先頭微
分手段76に縦続接続され、その先頭微分手段76または前
段によって出力されたパルスの後縁に順次遅れて同期し
つつそのパルスに後続し、かつ単発のパルスと共にｎ個
の選択信号となる単発のパルスを個別に出力する。One or a plurality of subsequent differentiating means 77 1 to 77 n-1 are cascaded to the first differentiating means 76, and the pulses are sequentially delayed and synchronized with the trailing edge of the pulse output by the first differentiating means 76 or the preceding stage. , And a single pulse which becomes n selection signals together with the single pulse is output individually.
〔作用〕 請求項１に記載の発明にかかわるパルス集計カウンタ
では、遅延手段111〜11nは、並列に同期して入力される
複数のパルス列に、これらのパルス列として個別に与え
られるパルス信号の最大周期Ｔと整数ｋ（≦ｎ）とに対
してτk＝（2k−１）T/（2n＋１）の式で示される時間
τkの遅延を個別に与える。したがって、このような遅
延が与えられた複数のパルス信号の前縁または後縁は、
それぞれ時間軸上で2T/（2n＋１）ずつ隔たった位置に
分散される。さらに、パルス幅設定手段131〜13nは、こ
れらの複数のパルス信号のパルス幅を個別にT/（2n＋
１）に設定するので、その結果得られる複数のパルス信
号については、時間軸上において個々のパルス信号の前
縁と後縁とで挟まれた区間は重ならず、かつ異なるパル
ス信号の後縁と前縁との間にはその区間の長さ以上の時
間差が確保される。In pulse aggregation counter according to the invention described in [action] claim 1, delay means 11 1 to 11 n is a multiple of the pulse train is input in synchronization with the parallel, pulse signal given separately as these pulse trains For the maximum period T and the integer k (≦ n), a delay of time τ k represented by the equation of τ k = (2k−1) T / (2n + 1) is individually given. Therefore, the leading or trailing edge of a plurality of pulse signals given such a delay is
They are distributed at positions separated by 2T / (2n + 1) on the time axis. Further, the pulse width setting means 13 1 to 13 n are individually pulse width of the plurality of pulse signals T / (2n +
Since 1) is set, for the plurality of pulse signals obtained as a result, the sections sandwiched between the leading edge and the trailing edge of each pulse signal on the time axis do not overlap and the trailing edge of a different pulse signal A time difference equal to or longer than the length of the section is secured between the head and the leading edge.
合成手段15はこのようにしてパルス幅が設定された複
数のパルス信号を合成することによりRZ形式の単一のパ
ルス列を生成し、カウンタ17はその単一のパルス列のパ
ルス数をカウントする。The synthesizing means 15 generates a single pulse train in the RZ format by synthesizing a plurality of pulse signals whose pulse widths are set in this way, and the counter 17 counts the number of pulses in the single pulse train.
また、遅延手段111〜11n、パルス幅設定手段131〜13n
および合成手段15の回路規模は、入力されるパルス信号
の数ｎが大きい場合であっても多くの複数のフルアダー
が鈴なり状に配置されていた従来例より大幅に小さい。Further, delay means 11 1 to 11 n and pulse width setting means 13 1 to 13 n
The circuit scale of the synthesizing means 15 is significantly smaller than that of the conventional example in which many full adders are arranged in a bell shape even when the number n of input pulse signals is large.
さらに、その数ｎが増設等により増加する場合には、
基本的な構成が同じである単一の遅延回路とパルス幅設
定手段との組み合わせ毎に回路を付加することにより拡
張が可能である。Further, when the number n increases due to expansion or the like,
Expansion is possible by adding a circuit for each combination of a single delay circuit having the same basic configuration and pulse width setting means.
また、カウンタ17については、入力されるパルス信号
の数ｎの如何にかかわらず単一であって増設する必要が
ない。Further, the counter 17 is single and does not need to be added regardless of the number n of the input pulse signals.
したがって、入力されるパルス信号の数の大小に柔軟
に対応しつつ、その数が大きい場合においても回路規模
が小さいパルス集計カウンタが実現される。Therefore, it is possible to realize a pulse counting counter that has a small circuit scale even when the number is large, while flexibly responding to the number of input pulse signals.
請求項２に記載の発明にかわるパルス集計カウンタで
は、前置合成手段71は、並列に同期して入力される複数
のパルス列１〜ｎとして与えられるｎ個のパルス信号を
合成することにより単一の起動パルスを生成し、先頭微
分手段76はその起動パルスの前縁に同期して単発のパル
スを出力する。後続微分手段771はそのパルスの後縁に
遅れて同期しつつ同様のパルスに後続する単発のパルス
を生成し、かつこのような後続微分手段の数（＝ｎ−
１）が複数である場合には、後続微分手段772〜77
n-1は、それぞれ前段に配置された後続微分手段によっ
て生成されたパルスの後縁に遅れて同期しつつそのパル
スに後続する単発のパルスを生成する。In the pulse counting counter according to the second aspect of the present invention, the pre-synthesizing unit 71 synthesizes n pulse signals given as a plurality of pulse trains 1 to n which are input in synchronization in parallel to generate a single signal. And the leading differentiator 76 outputs a single pulse in synchronization with the leading edge of the starting pulse. Subsequent differentiation means 77 1 generates a single pulse following the same pulse while synchronously behind the trailing edge of the pulse, and the number of such subsequent differentiator (= n-
If 1) is plural, the subsequent differentiating means 77 2 to 77 2
n-1 generates a single pulse following the pulse while synchronizing with the trailing edge of the pulse generated by the subsequent differentiating means arranged at the preceding stage.
選択信号生成手段72が生成するｎ個の選択信号は上述
したように先頭微分手段76と後続微分手段771〜77n-1と
が生成するパルスの集合として与えられ、かつ選択手段
731〜73nはこれらの選択信号が与えるタイミングでｎ個
のパルス信号を個別に選択する。The n selection signals generated by the selection signal generation means 72 are given as a set of pulses generated by the leading differentiation means 76 and the subsequent differentiation means 77 1 to 77 n-1 as described above, and
73 1 to 73 n individually select n pulse signals at the timing given by these selection signals.
これらのタイミングは、先頭微分手段76が生成する単
発のパルスと後続微分手段771〜77n-1が個別に生成する
単発のパルスとが、それぞれ上述した起動パルスと、そ
の先頭微分手段76によって生成された単発のパルス（後
続微分手段の数（＝ｎ−１）が複数である場合には、前
段に配置された後続微分手段によって生成された単発の
パルスを含む。）との後縁にそれぞれ遅れ、かつ同期し
て与えられるので、確実に異なったものとなる。At these timings, the single pulse generated by the first differentiating means 76 and the single pulse individually generated by the subsequent differentiating means 77 1 to 77 n-1 are respectively determined by the above-described starting pulse and the first differentiating means 76. On the trailing edge of the generated single pulse (including the single pulse generated by the subsequent differentiating means arranged at the preceding stage when the number of subsequent differentiating means (= n-1) is plural). Since each is given in a delayed and synchronous manner, it is surely different.
すなわち、選択手段731〜73nによって選択されたパル
ス信号は時間軸上において離散的なパルスの集合として
与えられるので、合成手段74はこれらのパルス信号を合
成することにより、上述した複数のパルス列１〜ｎを単
一の直列パルス列に変換する。That is, since the pulse signals selected by the selecting units 73 1 to 73 n are given as a set of discrete pulses on the time axis, the synthesizing unit 74 synthesizes these pulse signals to generate the plurality of pulse trains described above. 1 to n are converted into a single serial pulse train.
したがって、カウンタ75がカウントするその直列パル
ス列のパルス数は、上述した複数のパルス列１〜ｎに含
まれる全てのパルスの数となる。Therefore, the number of pulses of the serial pulse train counted by the counter 75 is the number of all the pulses included in the plurality of pulse trains 1 to n described above.
また、前置合成手段71、選択信号生成手段72および選
択手段731〜73nの回路規模は、入力されるパルス列の数
ｎが大きい場合であっても多くの複数のフルアダーが鈴
なり状に配置されていた従来例より大幅に小さい。Further, the circuit scale of the pre-combining means 71, the selection signal generating means 72 and selection means 73 1 to 73 n are disposed a plurality of full adder is in Suzunari shape even when the number n is greater many pulse sequence input It is much smaller than the conventional example.
さらに、その数ｎが増設等により増加する場合には、
基本的な構成が同じである単一の選択手段と後続微分手
段との単位で回路を付加することにより拡張が可能であ
る。また、カウンタ75については、入力されるパルス信
号の数ｎの如何にかかわらず単一であった増設する必要
がない。Further, when the number n increases due to expansion or the like,
Extension is possible by adding a circuit in a unit of a single selecting means and a subsequent differentiating means having the same basic configuration. In addition, the counter 75 does not need to be additionally provided regardless of the number n of the input pulse signals.
したがって、入力されるパルス列の数の大小に柔軟に
対応しつつ、その数が大きい場合においても回路規模が
小さいパルス集計カウンタが実現される。Therefore, it is possible to realize a pulse counting counter that has a small circuit scale even when the number is large, while flexibly responding to the number of input pulse trains.
以下、図面に基づいて本発明の実施例について詳細に
説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第２図は、本発明の一実施例を示す図である。 FIG. 2 is a diagram showing one embodiment of the present invention.
図において、パルス列Ａに含まれるパルスは、単安定
マルチバイブレータ（以下、「モノマルチ」という。）
2111およびモノマルチ2112を介してオアゲート22の第一
の入力に与えられる。パルス列Ｂに含まれるパルスは、
モノマルチ2121およびモノマルチ2122を介してオアゲー
ト22の第二の入力に与えられる。パルス列Ｃに含まれる
パルスは、モノマルチ2131およびモノマルチ2132を介し
てオアゲート22の第三の入力に与えられる。オアゲート
22の出力は、カウンタ23に接続される。カウンタ23は、
パルス列Ａ、Ｂ、Ｃに含まれるパルス数の集計値を出力
する。In the figure, a pulse included in a pulse train A is a monostable multivibrator (hereinafter, referred to as “monomulti”).
21 11 and via the monostable multivibrator 21 12 applied to a first input of the OR gate 22. The pulse included in the pulse train B is
The signal is supplied to the second input of the OR gate 22 through the monomulti 21 21 and the monomulti 21 22 . Pulses included in the pulse train C is supplied to a third input of the OR gate 22 via the monostable multivibrator 21 31 and monostable multivibrator 21 32. Or gate
The output of 22 is connected to a counter 23. Counter 23
The tally value of the number of pulses included in the pulse trains A, B, and C is output.
なお、本実施例と第１図に示すブロック図との対応関
係については、モノマルチ2111、2121、2131は遅延手段
111〜11nに対応し、モノマルチ2112、2122、2132はパル
ス幅設定手段131〜13nに対応し、オアゲート22は合成手
段15に対応し、カウンタ23はカウンタ17に対応する。It should be noted that regarding the correspondence between this embodiment and the block diagram shown in FIG. 1, the monomultis 21 11 , 21 21 , and 2131 are delay means
11 1 to 11 n , mono multis 21 12 , 21 22 , 21 32 correspond to pulse width setting means 13 1 to 13 n , OR gate 22 corresponds to synthesizing means 15, and counter 23 corresponds to counter 17 I do.
第３図は、本実施例の動作タイミングチャートであ
る。FIG. 3 is an operation timing chart of the present embodiment.
以下、第２図および第３図を参照して、本実施例の動
作を説明する。Hereinafter, the operation of the present embodiment will be described with reference to FIG. 2 and FIG.
パルス列Ａ、Ｂ、Ｃに含まれる各パルスは、所定のタ
イミングに同期して入力される（第３図）。パルス列
Ａに含まれる各パルスは、モノマルチ2111によって所定
の遅延時間τ11が与えられ（第３図）、モノマルチ21
12によってパルス幅τ12のパルスに変換される。パルス
列Ｂに含まれる各パルスは、モノマルチ2121によって所
定の遅延時間τ21が与えられ（第３図）、モノマルチ
2122によってパルス幅τ22のパルスに変換される。パル
ス列Ｃに含まれる各パルスは、モノマルチ2131によって
所定の遅延時間τ31が与えられ（第３図）、モノマル
チ2132によってパルス幅τ32のパルスに変換される。こ
のように、モノマルチ2111、2121、2131によって与えら
れる遅延時間τ11、τ21、τ31は、入力されるパルスの
最大周期をＴとすると、 τ11＝T/7、τ21＝3T/7、τ31＝5T/7 の式で与えられる値に設定される。また、モノマルチ21
12、2122、2132から出力されるパルスのパルス幅τ12、
τ22、τ32は、全てT/7に設定される。Each pulse included in the pulse trains A, B, and C is input in synchronization with a predetermined timing (FIG. 3). Each pulse included in the pulse train A, the predetermined delay time tau 11 is provided by the mono-multi 21 11 (FIG. 3), the mono-multi 21
12 by being converted into pulses of a pulse width tau 12. Each pulse included in the pulse train B, the predetermined delay time tau 21 by the mono-multi 21 21 is provided (FIG. 3), the monostable multivibrator
21 22 converts the pulse into a pulse having a pulse width τ 22 . Each pulse included in the pulse train C is the mono-multi 21 31 given a predetermined delay time tau 31 (FIG. 3), is converted by the mono-multi 21 32 to the pulse of the pulse width tau 32. As described above, the delay times τ 11 , τ 21 , and τ 31 given by the monomultis 21 11 , 21 21 , and 2131 are given by τ 11 = T / 7, τ 21 where T is the maximum period of the input pulse. = 3T / 7, τ 31 = 5T / 7. Also, Mono Multi 21
The pulse width τ 12 of the pulse output from 12 , 21 22 , 21 32 ,
τ 22 and τ 32 are all set to T / 7.
したがって、各パルス列に周期毎に含まれるパルス
は、時間軸上で2T/7ずつ隔たった離散的なパルスに変換
され、オアゲート22の出力に得られる。カウンタ23はこ
のようにして得られたパルスをカウントし、パルス列
Ａ、Ｂ、Ｃのパルス数の集計値が求められる。Therefore, the pulses included in each pulse train for each cycle are converted into discrete pulses separated by 2T / 7 on the time axis, and are obtained at the output of the OR gate 22. The counter 23 counts the pulses thus obtained, and a total value of the pulse numbers of the pulse trains A, B, and C is obtained.
なお、本実施例は、入力されるパルス列の数が「３」
以外である場合についても適用可能である。すなわち、
パルス列の数がｎの場合に本実施例を適用刷るために
は、各パルス列に対応したモノマルチ2111〜21n1、2112
〜21n2を設け、オアゲート22の入力端子数をｎとし、カ
ウンタ23のビット数を所定値に設定する。また、モノマ
ルチ2111〜21n1によって与えられる遅延時間τ11〜τn1
は、 τk1＝（2k−１）T/（１＋2n） の一般式で示される値に設定し、モノマルチ2112〜21n2
の時定数は全て等しくT/（１＋2n）に設定する。なお、
ｋは、モノマルチ2111〜21n1の参照番号に対応する値
（「１」〜「ｎ」）の何れかを示す。In this embodiment, the number of input pulse trains is “3”.
The case other than the above is also applicable. That is,
In order to apply the present embodiment when the number of pulse trains is n, mono-multis 21 11 to 21 n1 and 21 12 corresponding to each pulse train are required.
21 n2 , the number of input terminals of the OR gate 22 is n, and the number of bits of the counter 23 is set to a predetermined value. Also, delay times τ 11 to τ n1 given by monomultis 21 11 to 21 n1
Is set to the value represented by the general formula of τ k1 = (2k−1) T / (1 + 2n), and the monomultis 21 12 to 21 n2
Are all set equal to T / (1 + 2n). In addition,
k indicates one of the values (“1” to “n”) corresponding to the reference numbers of the monomultis 21 11 to 21 n1 .
このように、本実施例によれば、簡単な回路により、
同期して入力される複数のパルス列に含まれるパルス数
の集計値を求めることができる。また、本実施例では、
パルス列の数あるいは最大の集計値が大きい場合でも従
来例構成で必要であったフルアダーが不要であり、かつ
必要なカウンタの数はパルス列の数の如何にかかわらず
単一である。すなわち、例えば、パルス列の数が「10
0」である場合には、従来例構成では100個のカウンタお
よび99個のフルアダーが必要であったが、本実施例は、
単一のカウンタ、単一のオアゲートおよび100個のパル
ス調整回路により構成されるので、これらの各部の回路
規模が同じであると仮定しても回路規模を従来構成の約
「1/2」に削減することができる。As described above, according to the present embodiment, with a simple circuit,
A total value of the number of pulses included in a plurality of pulse trains input in synchronization can be obtained. In this embodiment,
Even when the number of pulse trains or the maximum total value is large, the full adder required in the conventional configuration is unnecessary, and the number of necessary counters is single irrespective of the number of pulse trains. That is, for example, if the number of pulse trains is "10
In the case of `` 0 '', the conventional configuration required 100 counters and 99 full adders, but in the present embodiment,
Since it is composed of a single counter, a single OR gate, and 100 pulse adjustment circuits, the circuit scale is reduced to about "1/2" of the conventional configuration even if the circuit scale of each of these parts is assumed to be the same. Can be reduced.
また、本実施例では、入力されるパルス列の数が増設
等により増加し得る場合には、基本的な構成が同じであ
る単一のモノマルチ21i1とモノマルチ21i2とを付加する
ことにより柔軟に拡張が可能である。Further, in this embodiment, when the number of input pulse trains can be increased due to addition or the like, by adding a single monomulti 21 i1 and a monomulti 21 i2 having the same basic configuration, It can be flexibly expanded.
第４図は、本発明の他の実施例を示す図である。 FIG. 4 is a diagram showing another embodiment of the present invention.
図において、パルス列Ａはオアゲート41の第一の入力
端子およびアンドゲート421の一方の入力に与えられ
る。パルス列Ｂはオアゲート41の第二の入力端子および
アンドゲート422の一方の入力に与えられる。パルス列
Ｃはオアゲート41の第三の入力端子およびアンドゲート
423の一方の入力に与えられる。オアゲート41の出力は
モノマルチ431に入力される。モノマルチ431の反転出力
はディレイバッファ441を介してモノマルチ432の入力
に接続される。モノマルチ432の反転出力はディレイ
バッファ442を介してモノマルチ433の入力に接続され
る。モノマルチ431の非反転出力Ｑはアンドゲート421の
他方の入力に接続される。モノマルチ432の非反転出力
Ｑはアンドゲート422の他方の入力に接続される。モノ
マルチ433の非反転出力Ｑはアンドゲート423の他方の入
力に接続される。アンドゲート421、422、423の各出力
はオアゲート22を介してカウンタ23の入力に接続され
る。In the figure, the pulse train A is fed to a first one of the inputs of the input terminal and the AND gate 42 1 of the OR gate 41. Pulse train B is applied to a second one of the inputs of the input terminal and the AND gate 42 2 of the OR gate 41. The pulse train C is the third input terminal of the OR gate 41 and the AND gate.
42 is given to one of the three inputs. The output of the OR gate 41 is input to the monostable multivibrator 43 1. Inverted output of the multivibrator 43 1 is connected to the input of the multivibrator 43 2 via the delay buffer 44 1. Inverted output of the multivibrator 43 2 is connected to the input of the multivibrator 43 3 via the delay buffer 44 2. The non-inverting output Q of the multivibrator 43 1 is connected to the other of the AND gate 42 of the input. The non-inverting output Q of the multivibrator 43 2 is connected to the other of the AND gate 42 and second input. The non-inverting output Q of the multivibrator 43 3 is connected to the other input of the AND gate 42 3. Each output of the AND gate 42 1, 42 2, 42 3 is connected to the input of the counter 23 via the OR gate 22.
なお、本実施例と図２に示すブロック図との対応関係
については、オアゲート41は前置合成手段71に対応し、
モノマルチ431〜433およびディレイバッファ441、442は
選択信号生成信号72に対応し、アンドゲート421〜423は
選択手段731〜73nに対応し、オアゲート22は合成手段74
に対応し、モノマルチ431およびディレイバッファ441は
先頭微分手段76に対応し、モノマルチ432、433およびデ
ィレイバッファ442は後続微分手段771〜77n-1に対応す
る。As for the correspondence between this embodiment and the block diagram shown in FIG. 2, the OR gate 41 corresponds to the pre-combining means 71,
Multivibrator 43 1-43 3 and the delay buffer 44 1, 44 2 in response to the selection signal generating signal 72, the AND gates 42 1 to 42 3 in response to the selection means 73 1 to 73 n, an OR gate 22 combining unit 74
Corresponds to, multivibrator 43 1 and delay buffer 44 1 corresponds to the head differentiating means 76, the multivibrator 43 2, 43 3 and the delay buffer 44 2 corresponds to the subsequent differentiator 77 1 to 77 n-1.
第５図は、本実施例の動作タイミングチャートであ
る。FIG. 5 is an operation timing chart of the present embodiment.
以下、第４図および第５図を参照して、本実施例の動
作を説明する。Hereinafter, the operation of the present embodiment will be described with reference to FIG. 4 and FIG.
パルス列Ａ、Ｂ、Ｃに含まれる各パルスは、同期して
入力される（第５図）。オアゲート41は、パルス列
Ａ、Ｂ、Ｃの何れかに含まれるパルスに応じてモノマル
チ431をトリガし（第５図）、その反転出力がロー
レベルとなる。モノマルチ432は、モノマルチ431の反転
出力がローレベルからハイレベルに復帰する（第５図
）と、ディレイバッファ441を介してトリガされる
（第５図）。さらに、モノマルチ433は、モノマルチ4
32の反転出力がローレベルからハイレベルに復帰する
（第５図）と、ディレイバッファ442を介してトリガ
される（第５図）。Each pulse included in the pulse trains A, B, and C is input in synchronization (FIG. 5). OR gate 41, pulse train A, B, triggers the multivibrator 43 1 in response to the pulses included in any of the C (FIG. 5), the inverted output goes low. Multivibrator 43 2, the inverted output of the multivibrator 43 1 returns from the low level to the high level (FIG. 5) is triggered via a delay buffer 44 1 (Figure 5). In addition, Mono Multi 4 3 3 is converted to Mono Multi 4
3 2 inverted output is returned from the low level to the high level (FIG. 5) is triggered via a delay buffer 44 2 (Figure 5).
ところで、本実施例では、入力されるパルスの最大周
期をＴとすると、モノマルチ431〜433の時定数τ1〜τ3
は何れもT/4未満に設定され、ディレイバッファ441、44
2の遅延時間Ｄ1、Ｄ2は何れもT/（４＊２）に設定され
るので、モノマルチ431〜433の各非反転出力Ｑは半周期
（＝T/2）内の異なったタイミングにハイレベルとな
る。Incidentally, in this embodiment, when the maximum period of the pulse input is T, multivibrator 43 1-43 constant τ 1 ~τ 3 when 3
Are set to less than T / 4, and the delay buffers 44 1 and 44 1
2 of the delay time D 1, since the D 2 are both set to T / (4 * 2), the non-inverting output Q of the multivibrator 43 1-43 3 different within half cycle (= T / 2) It becomes high level at the timing.
したがって、パルス列Ａ、Ｂ、Ｃに含まれる各パルス
は、そのデューティ比が50％の場合には、アンドゲート
421〜423によって時間軸上で離散的なパルスに変換され
（第５図〜）、さらにオアゲート22によって合成さ
れて単一のビット列に変換される。カウンタ23は、得ら
れた単一のビット列のパルスをカウントし、パルス列
Ａ、Ｂ、Ｃに含まれるパルス数の集計値を求める。Therefore, each pulse included in the pulse trains A, B, and C has an AND gate when the duty ratio is 50%.
42 1-42 3 by being converted into discrete pulses on the time axis (Fig. 5 ~), is converted into a single bit stream are combined by further OR gate 22. The counter 23 counts the pulses of the obtained single bit string, and obtains a total value of the number of pulses included in the pulse strings A, B, and C.
なお、本実施例は、入力されるパルス列の数が上述の
「３」以外である場合についても適用可能である。すな
わち、パルス列の数がｎの場合に本実施例を適用するに
は、オアゲート41、22の入力端子数をｎとし、その値に
応じた数のアンドゲート421〜42n、モノマルチ431〜43n
およびディレイバッファ441〜44n-1を設け、カウンタ23
のビット数を所定値に設定する。さらに、モノマルチ43
1〜43nの時定数τは、 τ＝T/（１＋ｎ） の式で示される値に設定し、ディレイバッファ441〜44
n-1の遅延時間Ｄ1〜Ｄn-1は、 Ｄ1＝Ｄ2…＝Ｄn-1＝T/（４＊（１＋ｎ）） の式で示される値に設定する。The present embodiment is also applicable to a case where the number of input pulse trains is other than “3”. That is, to apply this embodiment when the number of pulse trains is n, the number of input terminals of the OR gates 41 and 22 is set to n, and the number of AND gates 42 1 to 42 n and the monomulti 43 1 according to the value are set. ~ 43 n
And the delay buffer 44 1 ~44 n-1 provided, the counter 23
Is set to a predetermined value. In addition, Mono Multi 43
1 ~ 43 n is the time constant tau of the value indicated by the equation τ = T / (1 + n ), the delay buffer 44 1-44
delay time D 1 to D n-1 of n-1 is set to the value represented by the formula D 1 = D 2 ... = D n-1 = T / (4 * (1 + n)).
また、本実施例では、入力されるパルス列の数が増設
等により増加し得る場合には、構成が同じであるモノマ
ルチ43i、ディレイバッファ44i-1およびアンドゲート42
iの組み合わせを付加することにより柔軟に拡張が可能
である。Further, in the present embodiment, when the number of input pulse trains can be increased due to expansion or the like, the mono-multi 43 i , the delay buffer 44 i-1 and the AND gate 42
It can be flexibly expanded by adding a combination of i .
上述したように、本発明によれば、従来例構成より簡
単であり、かつパルス列数および最大集計値が大きい場
合にも容易に適用可能な回路により、同期して並列に入
力される複数のパルス列のパルス数の集計値を得ること
ができる。As described above, according to the present invention, a plurality of pulse trains input in synchronization and parallel by a circuit which is simpler than the conventional configuration and can be easily applied even when the number of pulse trains and the maximum total value are large. Can be obtained.
したがって、小規模の回路により、入力されるパルス
列の数および最大の集計値が大きいパルス集計カウンタ
回路を実現することができる。Therefore, a pulse totaling counter circuit in which the number of input pulse trains and the maximum totalized value are large can be realized by a small-scale circuit.
第１図は請求項１に記載の発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は本実施例の動作タイミングチャート、 第４図は本発明の他の実施例を示す図、 第５図は本実施例の動作タイミングチャート、 第６図は従来のパルス集計カウンタ回路の構成を示す
図、 第７図は、請求項２に記載の発明の原理ブロック図であ
る。 図において、 111〜11nは遅延手段、131〜13nはパルス幅設定手段、15
は合成手段、17、23、611〜61n、75はカウンタ、2111、
2112、2121、2122、2131、2132、431、432、433は単安
定マルチバイブレータ、22、41はオアゲート、421、4
22、423はアンドゲート、621〜62n-1はフルアダー、71
は前置合成手段、72は選択信号生成手段、731〜73nは選
択手段、74は合成手段、76は先頭微分手段、771〜77n-1
は後続微分手段である。FIG. 1 is a block diagram showing the principle of the present invention, FIG. 2 is a diagram showing an embodiment of the present invention, FIG. 3 is an operation timing chart of the present embodiment, and FIG. FIG. 5 is an operation timing chart of the present embodiment, FIG. 6 is a diagram showing a configuration of a conventional pulse counting counter circuit, and FIG. 7 is a principle block of the invention according to claim 2 FIG. In the figure, 11 1 to 11 n are delay means, 13 1 to 13 n are pulse width setting means, 15
Is a synthesizing means, 17, 23, 61 1 to 61 n , 75 is a counter, 21 11 ,
21 12, 21 21, 21 22, 21 31, 21 32, 43 1, 43 2, 43 3 monostable multivibrator, 22, 41 is an OR gate, 42 1, 4
2 2, 42 3 AND gates, 62 1 ~62 n-1 is full adder, 71
Is a pre-synthesizing means, 72 is a selection signal generating means, 73 1 to 73 n are selecting means, 74 is a synthesizing means, 76 is a leading differentiating means, 77 1 to 77 n-1
Is a subsequent differentiating means.
Claims (2)
１〜ｎに、これらのパルス列として個別に与えられるパ
ルス信号の最大周期Ｔと整数ｋ（１〜ｎで個々のパルス
列に対応した値）とに対して、τk＝（2k−１）T/（2n
＋１）の式で示される時間τkの遅延を個別に与える複
数の遅延手段（111〜11n）と、 前記複数の遅延手段（111〜11n）によって個別に遅延が
与えられた複数のパルス信号を取り込み、パルス幅を個
別にT/（2n＋１）に設定する複数のパルス幅設定手段
（131〜13n）と、 前記複数のパルス幅設定手段（131〜13n）によって前記
パルス幅が設定された複数のパルス信号を合成して単一
のパルス列を生成する合成手段（15）と、 前記合成手段（15）によって生成された単一のパルス列
のパルス数をカウントするカウンタ（17）と を備えたことを特徴とするパルス集計カウンタ。1. A plurality of pulse trains 1 to n input in synchronization in parallel, a maximum period T of pulse signals individually given as these pulse trains and an integer k (1 to n corresponding to each pulse train. ) And τ k = (2k−1) T / (2n
+1), a plurality of delay means (11 1 to 11 n ) for individually giving a delay of time τ k , and a plurality of delay means individually given delays by the plurality of delay means (11 1 to 11 n ). uptake pulse signal, the and T / pulse width individually plurality of pulse width setting means for setting (2n + 1) to (13 1 ~13 n), the plurality of pulse width setting means by (13 1 ~13 n) Synthesizing means (15) for synthesizing a plurality of pulse signals having a set pulse width to generate a single pulse train; and a counter () for counting the number of pulses of the single pulse train generated by the synthesizing means (15) 17) A pulse counting counter comprising:
１〜ｎとして与えられるｎ個のパルス信号を合成し、単
一の起動パルス列を生成する前置合成手段（71）と、 前記前置合成手段（71）によって生成された起動パルス
列の前縁に同期してｎ個の選択信号を生成する選択信号
生成手段（72）と、 前記選択信号生成手段（72）によって生成されたｎ個の
選択信号が与えるタイミングで前記ｎ個のパルス信号を
個別に選択する複数の選択手段（731〜73n）と、 前記複数の選択手段（731〜73n）によって選択されたパ
ルス信号を合成して単一の直列パルス列を生成する合成
手段（74）と、 前記合成手段74によって生成された直列パルス列のパル
ス数をカウントするカウンタ（75）とを備え、 前記選択信号生成手段（72）は、 前記前置合成手段（71）によって生成された起動パルス
の前縁に同期して単発のパルスを出力する先頭微分手段
（76）と、 前記先頭微分手段（76）に縦続接続され、その先頭微分
手段（76）または前段によって出力されたパルスの後縁
に順次遅れて同期しつつそのパルスに後続し、かつ前記
単発のパルスと共に前記ｎ個の選択信号となる単発のパ
ルスを個別に出力する単一または複数の後続微分手段
（771〜77n-1）とを有する ことを特徴とするパルス集計カウンタ。2. A pre-synthesizing means (71) for synthesizing n pulse signals given as a plurality of pulse trains 1 to n inputted in synchronization in parallel to generate a single starting pulse train, Selection signal generation means (72) for generating n selection signals in synchronization with the leading edge of the activation pulse train generated by the pre-synthesis means (71); and n selection signals generated by the selection signal generation means (72). a plurality of selecting means for selecting individual said n pulse signal at a timing selection signal on the (73 1 ~73 n), the pulse signal selected by said plurality of selection means (73 1 to 73 n) A synthesizing means (74) for synthesizing to generate a single serial pulse train; and a counter (75) for counting the number of pulses of the serial pulse train generated by the synthesizing means 74, wherein the selection signal generating means (72) The pre-synthesis means (71 Leading differential means (76) for outputting a single pulse in synchronism with the leading edge of the start pulse generated by the leading differential means (76), and cascade-connected to the leading differentiating means (76), and output by the leading differentiating means (76) or the preceding stage Single or a plurality of subsequent differentiating means (separately outputting a single pulse which becomes the n selection signals together with the single pulse while following the pulse while being synchronized with the trailing edge of the generated pulse in sequence with a delay) 77 1 to 77 n-1 ).
Priority Applications (1)
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