JPH02226824A - Phase adjusting circuit - Google Patents
Phase adjusting circuitInfo
- Publication number
- JPH02226824A JPH02226824A JP1046940A JP4694089A JPH02226824A JP H02226824 A JPH02226824 A JP H02226824A JP 1046940 A JP1046940 A JP 1046940A JP 4694089 A JP4694089 A JP 4694089A JP H02226824 A JPH02226824 A JP H02226824A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- circuit
- input
- signals
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 claims 1
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 16
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
Description
【発明の詳細な説明】 〔概要〕 複数の入力信号の位相を揃える位相調整回路に関し。[Detailed description of the invention] 〔overview〕 Regarding phase adjustment circuits that align the phases of multiple input signals.
かかる位相調整回路を小さな回路規模で実現することを
目的とし。The purpose is to realize such a phase adjustment circuit on a small circuit scale.
第１のクロックを動作タイミングとする第１の入力信号
を入力する第１の入力回路と、第２のクロックを動作タ
イミングとする第２の入力信号を入力する第２の入力回
路と、第１の入力信号と第２の入力信号の位相を比較し
てその位相差を検出する位相比較器と１位相比較器によ
り検出された位相差に応じて第１の入力信号と第２の入
力信号の相対位相を調整して両者間の位相差を減少させ
る可変遅延回路とを具備してなる。a first input circuit that receives a first input signal whose operation timing is a first clock; a second input circuit that receives a second input signal whose operation timing is a second clock; A phase comparator that compares the phases of an input signal and a second input signal to detect the phase difference; and a variable delay circuit that adjusts the relative phase to reduce the phase difference between the two.
本発明は複数の入力信号の位相を揃える位相調整回路に
関する。The present invention relates to a phase adjustment circuit that aligns the phases of a plurality of input signals.
かかる位相調整回路は例えば電話通信回線におけるドロ
ップ／インサート機能部等に用いられており、小規模な
回路で構成できることが必要とされている。Such a phase adjustment circuit is used, for example, in a drop/insert function section in a telephone communication line, and is required to be constructed with a small-scale circuit.
第６図は電話通信網におけるドロップ／インサートシス
テムを説明する図である０図において。FIG. 6 is a diagram illustrating a drop/insert system in a telephone communication network.
端局７１と７２は上り回線７５と下り回線７６で接続さ
れており１回線７５．７６上にはＰＣＭ信号が伝送され
る０回線７５．７６の動作クロックはそれぞれ別々のも
のであるが２周波数が同期していて位相が非同期のクロ
ックであるものとする。The terminal stations 71 and 72 are connected by an uplink 75 and a downlink 76, and a PCM signal is transmitted on one line 75.76.The operating clocks of the zero line 75 and 76 are different, but have two frequencies. It is assumed that the clocks are synchronized and the phases are asynchronous.
位相調整部７３は回ｌＪ［７５，７６上の伝送信号に対
してドロップ／インサートを行うために、その伝送信号
をチャネル盤７４との間で授受する回路であり、その際
、チャネル盤７４に受は渡し後の信号処理を容易にする
ために９回線７５上の伝送信号と回線７６上の伝送信号
の位相差を無くすように両者間の位相調整をするもので
ある。The phase adjustment unit 73 is a circuit that sends and receives the transmission signal to and from the channel board 74 in order to drop/insert the transmission signal on the circuits lJ[75, 76. The receiver adjusts the phase between the transmission signal on the 9th line 75 and the transmission signal on the line 76 so as to eliminate the phase difference between the two, in order to facilitate signal processing after delivery.
第５図は係る位相調整を行う従来例の位相調整回路を示
すブロック図である。ここではドロップ／インサート（
Ｄ／Ｉ）の操作を行う一対の信号の方向をそれぞれＡ方
向、Ｂ方向とし、Ａ方向の伝送信号を基準にＢ方向の伝
送信号の位相を合わせるように構成したを示す。FIG. 5 is a block diagram showing a conventional phase adjustment circuit that performs such phase adjustment. Here, drop/insert (
A configuration is shown in which the directions of a pair of signals for performing the D/I operation are the A direction and the B direction, respectively, and the phases of the B direction transmission signals are matched based on the A direction transmission signals.
第５図において、直並列変換回路６１はＢ方向側からの
シリアル形式のＢ側入力信号ＩＮ（ｂｌを。In FIG. 5, the serial-to-parallel conversion circuit 61 receives a B-side input signal IN (bl) in a serial format from the B-direction side.
Ｂ側りロフクＣＬＫ（ｂｌとＢ側フレームパルスＦ（ｂ
）を用いてｌフレーム単位にパラレル形式に変換する。B-side frame pulse F(b)
) to convert into parallel format in units of l frames.
このシリアル／パラレル変換されたＢ側入力信号ＩＮ（
ｂ）はピントメモリ６２の定められた位置に書き込まれ
る。メモリ６２に書き込まれたＢ方向入力データは、並
直列変換回路６３によりＡ側りロックＣＬ Ｋ （ａ）
とＡ側フレームパルスＦ （ａｌとを用いて、Ａ方向の
Ａ側入力信号ＩＮ（Ｊｌｌに同期するように順次に読み
出され、それによりＢ方向のＢ側出力信号０ＵＴ（ｂ）
をＡ方向のへ側出方信号ＯＵＴ ｔａｌに位相同期させ
るようにしている。This serial/parallel converted B side input signal IN (
b) is written to a predetermined position in the focus memory 62. The B direction input data written in the memory 62 is locked to the A side by the parallel-to-serial conversion circuit 63.
and the A-side frame pulse F (al) are sequentially read out in synchronization with the A-side input signal IN (Jll) in the A-direction, and thereby the B-side output signal 0UT (b) in the B direction.
is synchronized in phase with the outgoing signal OUT tal in the A direction.
上述の位相調整回路は、同期される信号の１フレ一ム分
のデータをビットメモリに記憶させる必要があり、メモ
リ容量が大きく１回路規模が大となる。また基準信号に
対して同期される信号毎に第５図に示される構成の回路
が必要となり、したがって、同期化される信号の数が多
数となると。The above-mentioned phase adjustment circuit needs to store data for one frame of the signal to be synchronized in the bit memory, resulting in a large memory capacity and a large circuit scale. Further, a circuit having the configuration shown in FIG. 5 is required for each signal to be synchronized with respect to the reference signal, and therefore, when the number of signals to be synchronized becomes large.
全体の回路規模が非常に大きくなる。The overall circuit scale becomes very large.
したがって本発明の目的は、複数の信号の位相を揃える
回路を、小さな回路規模で実現することにある。Therefore, an object of the present invention is to realize a circuit that aligns the phases of a plurality of signals on a small circuit scale.
第１図は本発明に係る原理説明図である。 FIG. 1 is a diagram explaining the principle of the present invention.
本発明に係る位相調整回路は、第１のクロックＣＬＫ、
を動作タイミングとする第１の入力信号ＩＮ、を入力す
る第１の入力回路８１と、第２のクロックＣＬＫ２を動
作タイミングとする第２の入力信号Ｉ８２を入力する第
２の入力回路８２と。The phase adjustment circuit according to the present invention includes a first clock CLK,
A first input circuit 81 receives a first input signal IN having an operation timing of CLK2, and a second input circuit 82 receives a second input signal I82 having an operation timing of a second clock CLK2.
第１の入力信号ＩＮ、と第２の入力信号ＩＮ２との位相
を比較してその位相差ＰＤを検出する位相比較器８３と
２位相比較器８３により検出された位相差に応じて第１
の入力信号ＩＮ、と第２の入力信号ＩＮ２の相対位相を
調整して両者間の位相差を減少させる可変遅延回路８４
とを具備してなる。The first input signal IN, according to the phase difference detected by the phase comparator 83 and the two-phase comparator 83, which compare the phases of the first input signal IN and the second input signal IN2 to detect the phase difference PD.
a variable delay circuit 84 that adjusts the relative phase of the input signal IN and the second input signal IN2 to reduce the phase difference between them;
It is equipped with.
〔作用］ 位相比較器８３によって第１の入力信号ＩＮ。[Effect] A first input signal IN is input by a phase comparator 83.
と第２の入力信号１８２間の位相差を検出し、可変遅延
回路８４でその位相差分だけ第１．第２の入力信号ＩＮ
、、ＩＮ２の相対位相を調整して両者間の位相差を減少
させ、それにより両人力信号間の位相を揃えることがで
きる。and the second input signal 182, and the variable delay circuit 84 detects the phase difference between the first and second input signals 182. Second input signal IN
, , IN2 can be adjusted to reduce the phase difference between them, thereby aligning the phases of both human input signals.
以下１図面を参照して本発明の詳細な説明する。 The present invention will be described in detail below with reference to one drawing.
本発明の一実施例としての位相調整回路が第２図に示さ
れる。第２図において、Ａ側入方信号！Ｎ ｌａ）とＢ
個入力信号ＩＮ（ｂ）はそれぞれ第６図における入方向
の伝送信号とＢ方向の伝送信号であり。A phase adjustment circuit as an embodiment of the present invention is shown in FIG. In Figure 2, the A side entry signal! N la) and B
The input signals IN(b) are the input direction transmission signal and the B direction transmission signal in FIG. 6, respectively.
共に２５６ビントを１フレームとする時分割多重信号で
、それぞれ周波数が同期、フレーム位相が非同期となっ
ている。Both are time division multiplexed signals with 256 bits as one frame, and the frequencies are synchronized and the frame phases are asynchronous.
またＡ側フレームパルスＦ ［ａ）とＡ１１ｌクロツク
ＣＬ Ｋ ｉａ）はそれぞれＡ側入力信号ＩＮｔａ）の
フレームパルスとタイミングクロックであり、Ｂ側フレ
ームパルスＦ（ｂｌとＢ側りロフクＣＬ Ｋ （ｂｌは
それぞれＢ（］Ｉｌ入力信号ＩＮ（ｂｌのフレームパル
スとタイミングクロックである。さらに装置内マスタク
ロックＣＬＫ（ホ）は本実施例の位相ｕｊ４整回整向路
内けるタイミングクロックである。Furthermore, the A-side frame pulse F [a) and the A11l clock CL K ia) are the frame pulse and timing clock of the A-side input signal INta), respectively, and the B-side frame pulse F [bl and the B-side clock CL K (bl is These are the frame pulse and timing clock of the B(]Il input signal IN(bl), respectively.Furthermore, the internal master clock CLK(E) is the timing clock within the phase uj4 adjustment path of this embodiment.
クロック乗換え回路１はＡ側りロフクＣＬ Ｋ （ａｌ
に同期したＡ倒入力信号ＩＮｔｍ）と、Ｂ倒りロックＣ
Ｌ Ｋ （ｂ）に同期したＢ個入力信号ＩＮ（ｂ）とを
、装置内マスタクロックＣＬＫ■に同期した伝送信号に
乗り換えて（変換して）出力する回路であり。The clock transfer circuit 1 is an A-side clock CL K (al
A tilt input signal INtm) synchronized with B tilt lock C
This is a circuit that transfers (converts) and outputs B input signals IN(b) synchronized with L K (b) to a transmission signal synchronized with the internal master clock CLK■.
各入力信号を２マスタクロンクＣ’ＬＫに）に同期した
Ａ側出力信号０υＴｌａ）、 Ａ測量期化フレームパル
スＦ（ａ）ｓ、Ｂ測量期化フレームパルスＦ（ｂ）ｓ。A side output signal 0υTla) synchronized with each input signal to master clock C'LK), A survey timing frame pulse F(a)s, B survey timing frame pulse F(b)s.
およびＢ測量期化入力データＩＮ（ｂｕｓにそれぞれ変
換する。and B survey periodization input data IN (bus).
位相比較用パルス発生！４２．３はＡ側フレームパルス
Ｆ （ａ）とＢ側フレームパルスＦ（ｂ）ヲ、 整数ｆ
ｆ１（ｔ＆述の具体例では３２倍）の周波数を持つ１ビ
ツト幅のパルスＰＣｆａ）、ＰＣ（ｂ）に変換する回路
であり、具体例では９２５６ビント周期のフレームパル
スＦ（ａ）ｓ 、 Ｆ（ｂ）ｓを８ビツト周期の１ビツ
ト幅のパルスＰ Ｃ（ａＬ Ｐ Ｃ（ｂ）に変換して
いる。Pulse generation for phase comparison! 42.3 is the A-side frame pulse F (a) and the B-side frame pulse F (b), an integer f
This is a circuit that converts into 1-bit width pulses PCfa) and PC(b) having a frequency of f1 (32 times in the specific example described above), and in the specific example, frame pulses F(a)s, F with a period of 9256 bits. (b) s is converted into a 1-bit width pulse P C (aL P C (b)) with an 8-bit period.
位相比較器４は位相比較用パルス発生器２．３から出力
されるＡ側位相比較用パルスＰＣｆａｌとＢ側位相比較
用パルスＰＣ（ｂ）とに基づいて、Ａ側入力信号ＩＮｔ
ａ）とＢ個入力信号ＩＮ（ｂ）との位相差を検出する回
路であり７その検出された位相差に応じて遅延量制御パ
ルスＤＬＹを可変遅延回路５に送出する。The phase comparator 4 generates an A-side input signal INt based on the A-side phase comparison pulse PCfal and the B-side phase comparison pulse PC(b) output from the phase comparison pulse generator 2.3.
This circuit detects the phase difference between a) and B input signals IN(b), and sends out a delay amount control pulse DLY to the variable delay circuit 5 in accordance with the detected phase difference.
可変遅延回路５はこの遅ｉ！ Ｉ ＩＩ御パルスＤＬＹ
に応じてクロック乗換え回路１からのＢ（ＩＩ同期化フ
レームパルスＦ（ｂ）ｇの位相を遅延させてＢ測当力信
号ＯＬＪ Ｔ （ｂｌとして出力する回路である。The variable delay circuit 5 has this delay i! I II control pulse DLY
This circuit delays the phase of the B(II synchronized frame pulse F(b)g) from the clock transfer circuit 1 in accordance with the B(II) synchronization frame pulse F(b)g and outputs it as the B hitting force signal OLJT(bl).
第３図は前述の実施例回路の一層詳細な具体例を示すブ
ロック図である。この具体例は、同期の単位（位相調整
範囲）を１タイムスロツト（８ビツト）とした場合のも
のである。また第４図はこの具体例回路の各部信号のタ
イムチャートである。FIG. 3 is a block diagram showing a more detailed example of the circuit of the embodiment described above. In this specific example, the unit of synchronization (phase adjustment range) is one time slot (8 bits). FIG. 4 is a time chart of signals of each part of this specific example circuit.
第３図において、クロック乗換え回路１は８個のＤ型フ
リフプフロフブ１１〜１８からなる公知構成の回路であ
る０位相比較用パルス発生器２゜３はそれぞれ８進カウ
ンタからなり、この８進カンウタ２，３はマスタクロッ
クＣＬＫ（ホ）を入力とし、クロック乗換え回路ｌから
の同期化フレームパルスＦ（ａｌｓ 、 Ｆ（ｂ）ｓ
でそれぞれリセットされる。In FIG. 3, the clock transfer circuit 1 is a circuit of a known configuration consisting of eight D-type flip-flops 11 to 18. The 0-phase comparison pulse generators 2 and 3 each consist of an octal counter; , 3 inputs the master clock CLK (e), and receives the synchronized frame pulse F(als, F(b)s) from the clock transfer circuit l.
are reset respectively.
これによりフレームパルスＦ （ａ） ｓ 、 Ｆ
（ｂ） ｓを８ビツト周期のパルスＰＣｆａ）、ＰＣ（
ｂ）に変換している。As a result, the frame pulse F (a) s , F
(b) s is an 8-bit period pulse PCfa), PC(
b).
位相比較器４はプルアップセル４１． リセット入力
付り型フリフブフロップ４２．２人力ＮＡＮＤ回路４３
，８ｉ！ｉカウンタ４４．３ビツトＤ型フリフプフロツ
プ４５，８進デコーダ４６等からなる公知の構成の回路
である。The phase comparator 4 includes a pull-up cell 41. Flipflop with reset input 42.2 Human-powered NAND circuit 43
,8i! The i-counter 44 is a circuit of a known configuration consisting of a 3-bit D-type flip-flop 45, an octal decoder 46, and the like.
この位相比較器４の動作が以下に説明される。The operation of this phase comparator 4 will be explained below.
フリップフロップ４２が位相比較用パルス発生器２から
のＢ側位相比較用パルスＰ Ｃ（ｂ）立上りによりセン
トされてから位相比較用パルス発生器２からのＡ（Ｊ？
１位相比較用パルスＰ Ｃｆａ）立上りによってリセッ
トされるまでの間（すなわちＡＯ１１入力信号ＩＮ（ａ
ｌとＢ個入力信号ＩＮ（ｂｌとの位相差）２フリツプフ
ロツプ４２の出力信号Ｑは“ｌ”となり。After the flip-flop 42 is sent by the rising edge of the B-side phase comparison pulse PC(b) from the phase comparison pulse generator 2, A(J?) from the phase comparison pulse generator 2 is sent.
Until it is reset by the rising edge of the 1 phase comparison pulse P Cfa (that is, the AO11 input signal IN(a
1 and B input signals IN (phase difference with bl) 2 The output signal Q of the flip-flop 42 becomes "l".
それによりその間だけＮＡＮＤ回路４３が開いてマスタ
クロックＣＬＫ（１１１１を８進カウンタ４４に供給す
る。８進カウンタ４４はこのクロツク数をカウントし、
そのカウント値を入力信号ＩＮｆａ）とＩＮ（ｂ）の位
相差に応じた３ビツトの２進値としてフリップフロップ
４５にラッチする。この値はさらに８進デコーダ４６で
デコードされ、その結果に応じて遅延量１１１＠パルス
ＤＬＹが可変遅延回路５に送出される。遅延量制御パル
スＤＬＹは、８進カウンタ４４のカウント値に応じて８
進デコーダ４６の８本の出力線のうちの一つのみが′１
”となる信号である。As a result, the NAND circuit 43 opens only during that time and supplies the master clock CLK (1111) to the octal counter 44.The octal counter 44 counts this clock number,
The count value is latched into the flip-flop 45 as a 3-bit binary value corresponding to the phase difference between the input signals INfa) and IN(b). This value is further decoded by an octal decoder 46, and a delay amount 111@pulse DLY is sent to the variable delay circuit 5 according to the result. The delay amount control pulse DLY is set to 8 according to the count value of the octal counter 44.
Only one of the eight output lines of the decimal decoder 46 is '1
” is the signal.
可変遅延回路５は７ビツトシフトレジスタ５１とセレク
タ５２等を含む回路である。シフトレジスタ５１には、
クロック乗換え回路１からのＢ側聞期化フレームパルス
Ｆ（ｂ）ｓが入力され、これを０〜７ビント遅延させる
回路であり、その遅延出力信号φ０〜φ７はそれぞれセ
レクタ５２に入力される。セレクタ５２はシフトレジス
タ５１からの遅延出力信号φ０〜φ７の何れかを９位相
比較器４からの遅延量制御パルスＤＬＹに応じて選択し
て、Ｂ開山力信号０１ＪＴ（ｂｌとして出力する。The variable delay circuit 5 is a circuit including a 7-bit shift register 51, a selector 52, and the like. In the shift register 51,
This circuit receives the B side synchronization frame pulse F(b)s from the clock transfer circuit 1 and delays it by 0 to 7 bits, and its delayed output signals φ0 to φ7 are input to the selector 52, respectively. The selector 52 selects one of the delayed output signals φ0 to φ7 from the shift register 51 according to the delay amount control pulse DLY from the nine-phase comparator 4, and outputs it as the B heap opening force signal 01JT (bl).
実施例回路の動作が第４図を参照して以下に説明される
。The operation of the example circuit will be described below with reference to FIG.
Ａ側入力信号ＩＮ（ａ）とＢ個入力信号ＩＮ（ｂ）は。The A-side input signal IN(a) and the B-side input signal IN(b) are.
クロンク乗換え回路ｌでマスタクロックＣＬＫ（ロ）に
同期した信号に変換され、Ａ個入力信号ＩＮｆ８）はＡ
開山力信号ＯＵ Ｔ （ａ）としてそのまま出力され。It is converted into a signal synchronized with the master clock CLK (b) by the clock transfer circuit l, and the A input signals INf8) are
It is output as is as the opening force signal OUT(a).
Ｂ個入力信号ＩＮＴｂ）はＢ測量期回路入カデータＩＮ
（ｂ）ｓとして可変遅延回路５に送出される。B input signals INTb) are B survey period circuit input data IN
(b) It is sent to the variable delay circuit 5 as s.
またフレームパルスＦ （ａ）とＦ（ｂ）もマスタクロ
ックＣＬＫ（ホ）に同期されて同期化フレームパルスＦ
（ａ）３とＦ（ｂｌｇとして位相比較用パルス発生器２
゜３にそれぞれ送出される０位相比較用パルス発生器２
．３は入力された２５６ビツト周期の同期化フレームパ
ルスＦ（ａ）ｓ 、 Ｆ（ｂｌｓを８ビツト周期のパ
ルスＰ Ｃｔａｌ、 Ｐ Ｃ（ｂ）に変換して位相比
較器４に送出する。In addition, frame pulses F (a) and F (b) are also synchronized with the master clock CLK (e).
(a) 3 and F (blg is the phase comparison pulse generator 2
0 phase comparison pulse generator 2 sent to ゜3 respectively
．． 3 converts the input synchronized frame pulses F(a)s and F(bls with a period of 256 bits into pulses P Ctal and P C(b) with a period of 8 bits, and sends them to the phase comparator 4.
位相比較器４では、この両パルスＰＣｆａ１．Ｐｃ（ｂ
）間の位相差を前述の如くにして測り、遅延量制御パル
スＤＬＹとして可変遅延回路５のセレクタ５２に送出す
る。In the phase comparator 4, these two pulses PCfa1. Pc(b
) is measured as described above and sent to the selector 52 of the variable delay circuit 5 as the delay amount control pulse DLY.
可変遅延回路５では、Ｂ側聞期化入力データＩＮ（ｂ）
ｓをシフトレジスタ５１でＯビット〜７ビツトの範囲で
遅延させ、この出力信号φ。〜φ７のうち、入力信号Ｉ
Ｎ（ａ）、 Ｉ Ｎ（ｂ）の位相差と同じ値の遅延
出力信号をセレクタ５２で遅延量制御パルスＤＬＹによ
って選択し、それをＢ開山力信号０ＵＴ（ｂｌとして出
力する。したがってＡ開山力信号ＯＵ Ｔ （ａ）とＢ
開山力信号０ＵＴ（ｂｌとは位相が揃ったものとなる。In the variable delay circuit 5, the B side periodization input data IN(b)
s is delayed by a shift register 51 in the range of O bits to 7 bits, and this output signal φ. ~φ7, input signal I
The delay output signal having the same value as the phase difference between N(a) and IN(b) is selected by the selector 52 using the delay amount control pulse DLY, and is output as the B heap-opening force signal 0UT (bl. Therefore, the A heap-opening force Signals OUT (a) and B
The opening force signal 0UT (bl) is in phase with the mountain opening force signal 0UT (bl).
上述の実施例回路では９位相を揃える対象の複数の信号
対に対してクロック乗換え回路の一部と位相比較用パル
ス発生器９位相比較器の全てを共用することができるだ
けでな（、フレームパルスＦ（ａ）、Ｆ（ｂｌに同期す
る他の信号に対しても同部分を共用することができる。In the above embodiment circuit, not only can a part of the clock transfer circuit and all of the phase comparison pulse generator 9 and the phase comparator be shared for multiple signal pairs whose phases are to be aligned (the frame pulse The same portion can also be used for other signals synchronized with F(a) and F(bl).
本発明の実施にあたっては種々の変形形態が可焼である
０例えば、上述の実施例では２位相調整を１タイムスロ
フト（すなわち８ビツト）の調整範囲内で行うように構
成したが、勿論これに限らず、これをもっと広い範囲で
位相調整を行うようにしてもよい。For example, in the embodiment described above, the two-phase adjustment is performed within the adjustment range of one time loft (i.e., 8 bits). However, the phase adjustment may be performed over a wider range.
本発明によれば、複数の入力信号の位相を揃える回路を
、小さな回路規模で実現するができる。According to the present invention, a circuit that aligns the phases of a plurality of input signals can be realized with a small circuit scale.
特に２以上の信号の位相を合わせる場合には、共用回路
部分を大きくして専用回路部分の規模を小さくすること
ができ、２回路規模縮小の効果は大となる。Particularly when matching the phases of two or more signals, it is possible to enlarge the shared circuit section and reduce the scale of the dedicated circuit section, and the effect of reducing the scale of the two circuits is significant.
第１図は本発明に係る原理説明図
第２図は本発明の一実施例としての位相調整回路を示す
ブロック図。
第３図は第２図実施例回路の構成を一層詳細に示す具体
例回路のブロック図。
第４図は第３図回路の各部信号のタイムチャート６
第５図は従来例の位相調整回路を示すブロック図、およ
び
第６図はドロップ／インサートシステムを示すブロック
図である。
図において。
ｌ−クロック乗換え回路
２．３・−・位相比較用パルス発生器
４−位相比較器
５−・・可変遅延回路
１１〜１８・・−Ｄ型フリップフロップ４１−・−プル
アップセル
４２−・−リセット入力付り型フリソプフ口ップ４３・
・・２人力ＮＡＮＤ回路
４４・・・８進カウンタ
４５・・３ビットフリップフロフブ
４６−・・８進デコーダ
５１・・−７ビントシフトレジスタ
５２−・−セレクタFIG. 1 is a diagram illustrating the principle of the present invention. FIG. 2 is a block diagram showing a phase adjustment circuit as an embodiment of the present invention. FIG. 3 is a block diagram of a specific example circuit showing the configuration of the example circuit of FIG. 2 in more detail. FIG. 4 is a time chart 6 of signals of various parts of the circuit shown in FIG. 3. FIG. 5 is a block diagram showing a conventional phase adjustment circuit, and FIG. 6 is a block diagram showing a drop/insert system. In fig. l-Clock transfer circuit 2.3--Pulse generator for phase comparison 4-Phase comparator 5--Variable delay circuits 11 to 18--D type flip-flop 41--Pull-up cell 42-- Frisopf tip with reset input 43・
...2-manual NAND circuit 44...octal counter 45...3-bit flip-flop block 46--octal decoder 51...-7 bint shift register 52--selector
Claims (1)
る第１の入力信号（ＩＮ＿１）を入力する第１の入力回
路（８１）と、 第２のクロック（ＣＬＫ＿２）を動作タイミングとする
第２の入力信号（ＩＮ＿２）を入力する第２の入力回路
（８２）と、 該第１の入力信号（ＩＮ＿１）と第２の入力信号（ＩＮ
＿２）との位相を比較してその位相差（ＰＤ）を検出す
る位相比較器（８３）と、 該位相比較器（８３）により検出された位相差に応じて
該第１の入力信号（ＩＮ＿１）と第２の入力信号（ＩＮ
＿２）の相対位相を調整して両者間の位相差を減少させ
る可変遅延回路（８４）とを具備してなる位相調整回路
。[Claims] A first input circuit (81) that receives a first input signal (IN_1) whose operation timing is a first clock (CLK_1), and a second input circuit (81) whose operation timing is a second clock (CLK_2). a second input circuit (82) that inputs a second input signal (IN_2) to input the first input signal (IN_1) and the second input signal (IN_2);
a phase comparator (83) that compares the phase with the first input signal (IN_1) and detects the phase difference (PD) thereof; ) and the second input signal (IN
A phase adjustment circuit comprising: a variable delay circuit (84) that adjusts the relative phase of _2) to reduce the phase difference between the two.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046940A JPH02226824A (en) | 1989-02-28 | 1989-02-28 | Phase adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046940A JPH02226824A (en) | 1989-02-28 | 1989-02-28 | Phase adjusting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226824A true JPH02226824A (en) | 1990-09-10 |
Family
ID=12761315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046940A Pending JPH02226824A (en) | 1989-02-28 | 1989-02-28 | Phase adjusting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226824A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662305B1 (en) * | 1999-11-23 | 2003-12-09 | Intel Corporation | Fast re-synchronization of independent domain clocks after powerdown to enable fast system start-up |
| US6763080B1 (en) | 1999-05-14 | 2004-07-13 | Nec Electronics Corporation | Synchronous signal processing system |
-
1989
- 1989-02-28 JP JP1046940A patent/JPH02226824A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763080B1 (en) | 1999-05-14 | 2004-07-13 | Nec Electronics Corporation | Synchronous signal processing system |
| US6662305B1 (en) * | 1999-11-23 | 2003-12-09 | Intel Corporation | Fast re-synchronization of independent domain clocks after powerdown to enable fast system start-up |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5022057A (en) | Bit synchronization circuit | |
| US7912169B2 (en) | Synchronization device and semiconductor device | |
| CA1205587A (en) | Time-division switching unit | |
| JP3635001B2 (en) | Circuit for generating a synchronous clock | |
| US6741193B2 (en) | Parallel in serial out circuit having flip-flop latching at multiple clock rates | |
| JPH08163116A (en) | Frame synchronizing device | |
| US5550874A (en) | Clock synchronizing circuit of data transmission system | |
| JP2008508834A (en) | Data transmission synchronization | |
| EP0312260B1 (en) | A high-speed demultiplexer circuit | |
| US5757807A (en) | Method of and apparatus for extracting or inserting a signal in a time division multiplex communication system | |
| RU2271069C2 (en) | Method and circuit for synchronous data reception during high-speed data transfer from subscriber to central point in optical data transfer system | |
| JPH02226824A (en) | Phase adjusting circuit | |
| JP4579108B2 (en) | Synchronous device and semiconductor device | |
| JPH05199199A (en) | Stuff synchronization control system | |
| US5990811A (en) | Transfer clock converter for digital data | |
| JPH11331137A (en) | Signal synchronizing device | |
| KR100204062B1 (en) | Phase arragement apparatus for low speed data frame | |
| JPH0779211A (en) | Control circuit for multiplexer | |
| JP4158296B2 (en) | Bit phase synchronization circuit | |
| JPH06104886A (en) | Apparatus and method for synchronization of data | |
| JPH1168861A (en) | Simultaneous two-way transmission reception method and simultaneous two-way transmission reception circuit | |
| JP2766006B2 (en) | Elastic store method | |
| JP3072494B2 (en) | Monitor circuit for channel selection status of parallel frame synchronization circuit | |
| JP2872036B2 (en) | Speed converter | |
| KR970009685B1 (en) | Specific signal duty cycle control circuit of radio station |