JP2603636B2 - 半導体装置 - Google Patents
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関するものであり、特に、半
導体チップをモジュール基板に複数個搭載してモジュー
ル化した半導体装置に関するものである。
導体チップをモジュール基板に複数個搭載してモジュー
ル化した半導体装置に関するものである。
搭載基板（モジュール基板）に、半導体チップを封止
したパッケージを複数個搭載することにより構成した実
装密度の高い半導体装置が、日経マグロウヒル社発行、
日経エレクトロニクス別冊、no.2「マイクロデバイセ
ズ」p150に示されている。
したパッケージを複数個搭載することにより構成した実
装密度の高い半導体装置が、日経マグロウヒル社発行、
日経エレクトロニクス別冊、no.2「マイクロデバイセ
ズ」p150に示されている。
本発明者は、前記半導体装置を検討した結果、次の問
題点を見出した。
題点を見出した。
前記パッケージは、それ自体の大きさを縮小すること
が困難であるため、モジュール基板上の半導体チップの
実装密度を高めることが難しい。
が困難であるため、モジュール基板上の半導体チップの
実装密度を高めることが難しい。
本発明の目的は、半導体装置の実装密度を高めること
にある。
にある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体チップのバンプ電極をリードに接続
し、該リードを有する半導体チップを複数個、モジュー
ル基板の配線に接続して半導体装置を構成する。
し、該リードを有する半導体チップを複数個、モジュー
ル基板の配線に接続して半導体装置を構成する。
上述した手段によれば、半導体チップがパッケージで
封止されていないので、モジュール基板上の半導体チッ
プの実装密度を高めることができる。
封止されていないので、モジュール基板上の半導体チッ
プの実装密度を高めることができる。
以下、本発明の実施例Ｉを図面を用いて説明する。
第１図は、本発明の実施例Ｉの半導体装置の概略構成
を示した平面図、 第２図は、前記半導体装置の概略構成を示した側面
図、 第３図は、前記半導体装置の概略構成を示した正面図
である。
を示した平面図、 第２図は、前記半導体装置の概略構成を示した側面
図、 第３図は、前記半導体装置の概略構成を示した正面図
である。
第１図乃至第３図において、１は積層セラミックによ
ってセラミック層と配線層とを複数層積層して構成した
モジュール基板であり、この表面及び裏面のそれぞれに
８個の半導体チップ4A、4B、4C、4Dを搭載している。半
導体チップ4A、4B、4C、4Dは、例えば、スタティクRAM
が構成されたものであり、またセラミックや樹脂等から
なるパッケージによって封止されておらず、半導体素子
や配線が施されている方の面をレジン７でモールドした
構造となっている。
ってセラミック層と配線層とを複数層積層して構成した
モジュール基板であり、この表面及び裏面のそれぞれに
８個の半導体チップ4A、4B、4C、4Dを搭載している。半
導体チップ4A、4B、4C、4Dは、例えば、スタティクRAM
が構成されたものであり、またセラミックや樹脂等から
なるパッケージによって封止されておらず、半導体素子
や配線が施されている方の面をレジン７でモールドした
構造となっている。
半導体チップ4A、4B、4C、4Dのそれぞれには、半田や
金等からなるバンプ電極６が設けられており、このバン
プ電極６にTAB（Tape Automated Bonding）でリード5
A、5B、5C、5Dがそれぞれ接続している。半導体チップ4
Aは、それぞれのリード5Aを半導体チップ4Bのリード5B
に例えば半田で接続することにより、半導体チップ4Bの
上に積層されている。つまり、例えば、半導体チップ4A
にアドレス信号を入力するためのリード5Aは、半導体チ
ップ4Bにアドレス信号を入力するためのリード5Bに接続
している。同様に、半導体チップ4Aのデータの入出力を
行うためのリード5Aは、半導体チップ4Bのデータの入出
力を行うためのリード5Bに接続している。すなわち、そ
れぞれのリード5Aとリード5Bにおいて、同一機能を有す
るもの同志を、例えば半田で接続している。それぞれの
リード5Bは、モジュール基板１内の配線（図示していな
い）を通してデコーダ３及びリード２に接続している。
これに対して、機能の異なるもの例えば、半導体チップ
4Aにチップセレクト信号を入力するためのリード5A
1は、半導体チップ4Bにチップセレクト信号を入力する
ためのリード5B1と接続することなく、デコーダ３のリ
ード3Aに接続している。また、リード5B1は、前記リー
ド5A1が接続しているリード3Aと異るリード3Aに接続し
ている。デコーダ３によって８個の半導体チップ4A、4B
の中から１つの半導体チップ4A又は4Bを選択するように
している。
金等からなるバンプ電極６が設けられており、このバン
プ電極６にTAB（Tape Automated Bonding）でリード5
A、5B、5C、5Dがそれぞれ接続している。半導体チップ4
Aは、それぞれのリード5Aを半導体チップ4Bのリード5B
に例えば半田で接続することにより、半導体チップ4Bの
上に積層されている。つまり、例えば、半導体チップ4A
にアドレス信号を入力するためのリード5Aは、半導体チ
ップ4Bにアドレス信号を入力するためのリード5Bに接続
している。同様に、半導体チップ4Aのデータの入出力を
行うためのリード5Aは、半導体チップ4Bのデータの入出
力を行うためのリード5Bに接続している。すなわち、そ
れぞれのリード5Aとリード5Bにおいて、同一機能を有す
るもの同志を、例えば半田で接続している。それぞれの
リード5Bは、モジュール基板１内の配線（図示していな
い）を通してデコーダ３及びリード２に接続している。
これに対して、機能の異なるもの例えば、半導体チップ
4Aにチップセレクト信号を入力するためのリード5A
1は、半導体チップ4Bにチップセレクト信号を入力する
ためのリード5B1と接続することなく、デコーダ３のリ
ード3Aに接続している。また、リード5B1は、前記リー
ド5A1が接続しているリード3Aと異るリード3Aに接続し
ている。デコーダ３によって８個の半導体チップ4A、4B
の中から１つの半導体チップ4A又は4Bを選択するように
している。
半導体チップ4Dのそれぞれのリード5Dを半導体チップ
4Cのリード5Cに、例えば半田で接続し、半導体チップ4C
の上に半導体チップ4Dを搭載している。それぞれのリー
ド5Cは、モジュール基板１内の配線を通してデコーダ３
又はリード２に接続している。これに対して、機能の異
なるもの例えば、半導体チップ4Dのチップセレクト信号
を入力するためのリード5D1は、半導体チップ4Cのチッ
プセレクト信号を入力するためのリード5C1と接続せず
に、直接デコーダ３のリード3Aに接続している。また、
リード5C1は、デコーダ３の前記リード5D1が接続してい
るリード3Aと異るリード3Aに接続している。デコーダ３
によって８個の半導体チップ4C、4Dの中から１個の半導
体チップ4C又は4Dを選択する。半導体チップ4A、4B、4
C、4Dのそれぞれの主面、すなわち半導体素子や配線が
施されている面は、シリコーンゴム７又はレジン７でモ
ールドしている。
4Cのリード5Cに、例えば半田で接続し、半導体チップ4C
の上に半導体チップ4Dを搭載している。それぞれのリー
ド5Cは、モジュール基板１内の配線を通してデコーダ３
又はリード２に接続している。これに対して、機能の異
なるもの例えば、半導体チップ4Dのチップセレクト信号
を入力するためのリード5D1は、半導体チップ4Cのチッ
プセレクト信号を入力するためのリード5C1と接続せず
に、直接デコーダ３のリード3Aに接続している。また、
リード5C1は、デコーダ３の前記リード5D1が接続してい
るリード3Aと異るリード3Aに接続している。デコーダ３
によって８個の半導体チップ4C、4Dの中から１個の半導
体チップ4C又は4Dを選択する。半導体チップ4A、4B、4
C、4Dのそれぞれの主面、すなわち半導体素子や配線が
施されている面は、シリコーンゴム７又はレジン７でモ
ールドしている。
以上、説明したように、パッケージで封止せずに、TA
Bでリード5A、5B、5C、5Dが接続された半導体チップ4
A、4B、4C、4Dをそれぞれモジュール基板１に搭載して
半導体装置を構成していることにより、１個の半導体チ
ップ4A、4B、4C、4Dがモジュール基板１上に占める面積
を小さくできるので、モジュール基板１に多くの半導体
チップ4A、4B、4C、4Dを搭載できる。すなわち、半導体
装置の実装密度を高くすることができる。
Bでリード5A、5B、5C、5Dが接続された半導体チップ4
A、4B、4C、4Dをそれぞれモジュール基板１に搭載して
半導体装置を構成していることにより、１個の半導体チ
ップ4A、4B、4C、4Dがモジュール基板１上に占める面積
を小さくできるので、モジュール基板１に多くの半導体
チップ4A、4B、4C、4Dを搭載できる。すなわち、半導体
装置の実装密度を高くすることができる。
また、半導体チップ4Bの上に半導体チップ4Aを積層
し、また半導体チップ4Cの上に半導体チップ4Dを積層し
ていることにより、モジュール基板１を大きくすること
なく、多くの半導体チップ4A、4B、4C、4Dを搭載するこ
とができる。
し、また半導体チップ4Cの上に半導体チップ4Dを積層し
ていることにより、モジュール基板１を大きくすること
なく、多くの半導体チップ4A、4B、4C、4Dを搭載するこ
とができる。
次に、実施例Ｉの変形例を説明する。
第４図は、実施例Ｉの変形例を説明するためのモジュ
ール基板１の一部の斜視図である。
ール基板１の一部の斜視図である。
第４図に示すように、半導体チップ4Aの上にさらに半
導体チップ4Eを搭載するようにしてもよい。5Eは半導体
チップ4Eのリードであり、リード5Aに接続している。た
だし、半導体チップ4Eにチップセレクト信号を入力する
ためのリード5E1は、リード5A1、5B1と接続せずに、デ
コーダ３のリード5A1、5B1が接続しているリード3Aと異
るリード3Aに接続している。モジュール基板１の裏面は
示していないが、裏面においても同様に、半導体チップ
4Dの上にさらに半導体チップを搭載して、３個を積層し
た構造とする。
導体チップ4Eを搭載するようにしてもよい。5Eは半導体
チップ4Eのリードであり、リード5Aに接続している。た
だし、半導体チップ4Eにチップセレクト信号を入力する
ためのリード5E1は、リード5A1、5B1と接続せずに、デ
コーダ３のリード5A1、5B1が接続しているリード3Aと異
るリード3Aに接続している。モジュール基板１の裏面は
示していないが、裏面においても同様に、半導体チップ
4Dの上にさらに半導体チップを搭載して、３個を積層し
た構造とする。
第５図は、本発明の実施例IIの半導体装置の正面図で
ある。
ある。
第５図において、モジュール基板１の表面の1Aは接続
端子であり、1Bは裏面の接続端子である。この実施例で
は、モジュール基板１の表面に半導体チップ4B、4A、4E
の３個を１組とし、これを４組配置している。裏面も同
様に、半導体チップ4C、4D、4Fの３個を１組とし、これ
を４組配置している。
端子であり、1Bは裏面の接続端子である。この実施例で
は、モジュール基板１の表面に半導体チップ4B、4A、4E
の３個を１組とし、これを４組配置している。裏面も同
様に、半導体チップ4C、4D、4Fの３個を１組とし、これ
を４組配置している。
実施例IIは、半導体チップ4B、4A、4E、4C、4D、4Fの
それぞれの主面、すなわち半導体素子や配線が施され、
レジン７で覆れている面をモジュール基板１に向けるこ
とによって、リード5A、5B、5E、5C、5D、5Fの長さを短
くしている。
それぞれの主面、すなわち半導体素子や配線が施され、
レジン７で覆れている面をモジュール基板１に向けるこ
とによって、リード5A、5B、5E、5C、5D、5Fの長さを短
くしている。
第６図は、本発明の実施例IIIの半導体装置の側面
図、 第７図は、前記半導体装置の正面図である。
図、 第７図は、前記半導体装置の正面図である。
本発明の実施例IIIは、モジュール基板１の表面に搭
載される半導体チップ4Aは、その裏面をモジュール基板
１の方へ向け、モジュール基板１の裏面に搭載されてい
る半導体チップ4Cは、それの主面をモジュール基板１の
方へ向けたものである。このようにすることにより、半
導体装置を半導体チップ4Bの方から見たとき、半導体チ
ップ4Bのリード5Bと、半導体チップ4Cのリード5Cとで同
一機能のものが重なるようにしている。それぞれの重な
った同一機能のリード5Bと5Cを、モジュール基板１の貫
通配線（スルーホール配線）８によって接続している。
つまり、それぞれのリード5Bを１本ずつ、そのリード5B
と同一機能を有するリード5Cへ貫通配線８で接続するこ
とにより、例えば、半導体チップ4Bにアドレス信号を入
力させるリード5Bは、貫通配線８を通して、半導体チッ
プ4Cにアドレス信号を入力させるためのリード5Cに接続
している。同様に、半導体チップ4Bのデータの入出力端
子であるそれぞれのリード5Bは、貫通配線８を通して、
半導体チップ4Cのデータの入出力端子であるリード5Cに
接続している。これに対して、機能の異なるもの例え
ば、半導体チップ4Bのチップセレクト信号を入力するた
めのリード5B1と、半導体チップ4Cのチップセレクト信
号を入力するためのリード5C1は貫通配線８で接続して
おらず、リード5B1はモジュール基板１の表面に設けた
デコーダ３に接続され、リード5C1はモジュール基板１
の裏面のデコーダ３に接続している。ここで、本実施例
におけるモジュール基板１は、例えばガラスエポキシ等
の樹脂からなる単層構造となっており、内部には貫通配
線８以外の配線を設けていない。ただし、モジュール基
板１の表面及び裏面には、半導体チップ4B、4Cとリード
２の間を接続する配線あるいはデコーダ３（第６図、第
７図には図示していない）と半導体チップ4B、4Cの間を
接続する配線等が設けられている。貫通配線８は、モジ
ュール基板１に例えばドリル等で貫通孔を開けた後、例
えば蒸着や無電界メッキ等で例えば銅層をメッキして形
成したものである。
載される半導体チップ4Aは、その裏面をモジュール基板
１の方へ向け、モジュール基板１の裏面に搭載されてい
る半導体チップ4Cは、それの主面をモジュール基板１の
方へ向けたものである。このようにすることにより、半
導体装置を半導体チップ4Bの方から見たとき、半導体チ
ップ4Bのリード5Bと、半導体チップ4Cのリード5Cとで同
一機能のものが重なるようにしている。それぞれの重な
った同一機能のリード5Bと5Cを、モジュール基板１の貫
通配線（スルーホール配線）８によって接続している。
つまり、それぞれのリード5Bを１本ずつ、そのリード5B
と同一機能を有するリード5Cへ貫通配線８で接続するこ
とにより、例えば、半導体チップ4Bにアドレス信号を入
力させるリード5Bは、貫通配線８を通して、半導体チッ
プ4Cにアドレス信号を入力させるためのリード5Cに接続
している。同様に、半導体チップ4Bのデータの入出力端
子であるそれぞれのリード5Bは、貫通配線８を通して、
半導体チップ4Cのデータの入出力端子であるリード5Cに
接続している。これに対して、機能の異なるもの例え
ば、半導体チップ4Bのチップセレクト信号を入力するた
めのリード5B1と、半導体チップ4Cのチップセレクト信
号を入力するためのリード5C1は貫通配線８で接続して
おらず、リード5B1はモジュール基板１の表面に設けた
デコーダ３に接続され、リード5C1はモジュール基板１
の裏面のデコーダ３に接続している。ここで、本実施例
におけるモジュール基板１は、例えばガラスエポキシ等
の樹脂からなる単層構造となっており、内部には貫通配
線８以外の配線を設けていない。ただし、モジュール基
板１の表面及び裏面には、半導体チップ4B、4Cとリード
２の間を接続する配線あるいはデコーダ３（第６図、第
７図には図示していない）と半導体チップ4B、4Cの間を
接続する配線等が設けられている。貫通配線８は、モジ
ュール基板１に例えばドリル等で貫通孔を開けた後、例
えば蒸着や無電界メッキ等で例えば銅層をメッキして形
成したものである。
以上のように、同一機能のリード5Bと5Cを貫通配線８
で接続することにより、モジュール基板１内に貫通配線
８以外の配線を設けないようにして単層構造としたの
で、モジュール基板１の信頼性を高めることができる。
で接続することにより、モジュール基板１内に貫通配線
８以外の配線を設けないようにして単層構造としたの
で、モジュール基板１の信頼性を高めることができる。
また、同一機能のリード5Bと5Cを貫通配線８で接続し
たことにより、モジュール基板１の表面及び裏面に設け
られる配線の本数を低減することができる。
たことにより、モジュール基板１の表面及び裏面に設け
られる配線の本数を低減することができる。
なお、モジュール基板１及び貫通配線８は、積層セラ
ミックによって形成してもよい。この場合は、半導体チ
ップ4B、4Cとリード２を接続する配線、半導体チップ4
B、4Cとデコーダ３を接続する配線等がモジュール基板
１内に埋込まれる。しかし、それらの配線の本数は、貫
通配線８を設けたことにより、例えばモジュール基板１
の表面の半導体チップ4Bをリード２、デコーダ３に接続
する配線のみを設ければよいので、埋込まれる配線の本
数を大幅に少くすることができ、したがって、モジュー
ル基板１の信頼性を高くすることができる。
ミックによって形成してもよい。この場合は、半導体チ
ップ4B、4Cとリード２を接続する配線、半導体チップ4
B、4Cとデコーダ３を接続する配線等がモジュール基板
１内に埋込まれる。しかし、それらの配線の本数は、貫
通配線８を設けたことにより、例えばモジュール基板１
の表面の半導体チップ4Bをリード２、デコーダ３に接続
する配線のみを設ければよいので、埋込まれる配線の本
数を大幅に少くすることができ、したがって、モジュー
ル基板１の信頼性を高くすることができる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
パッケージで封止せずに、TABでリードが接続された
半導体チップを複数個モジュール基板に搭載して半導体
装置を構成したことにより、１個の半導体チップがモジ
ュール基板上に占める面積を小さくできるので、モジュ
ール基板に多くの半導体チップを搭載できる。すなわ
ち、半導体装置の実装密度を高くすることができる。
半導体チップを複数個モジュール基板に搭載して半導体
装置を構成したことにより、１個の半導体チップがモジ
ュール基板上に占める面積を小さくできるので、モジュ
ール基板に多くの半導体チップを搭載できる。すなわ
ち、半導体装置の実装密度を高くすることができる。
第１図は、本発明の実施例Ｉの半導体装置の概略構成を
示した平面図、 第２図は、前記半導体装置の概略構成を示した側面図、 第３図は、前記半導体装置の概略構成を示した正面図、 第４図は、実施例Ｉの変形例を説明するためのモジュー
ル基板１の一部の斜視図、 第５図は、本発明の実施例IIの半導体装置の正面図、 第６図は、本発明の実施例IIIの半導体装置の側面図、 第７図は、前記半導体装置の正面図である。 図中、１……モジュール基板、２、3A、5A、5B、5C、5
D、5E、5F……リード、３……デコーダ、4A、4B、4C、4
D……半導体チップ、6A、6B……バンプ電極、７……シ
リコーンゴム又はレジン、８……貫通配線。
示した平面図、 第２図は、前記半導体装置の概略構成を示した側面図、 第３図は、前記半導体装置の概略構成を示した正面図、 第４図は、実施例Ｉの変形例を説明するためのモジュー
ル基板１の一部の斜視図、 第５図は、本発明の実施例IIの半導体装置の正面図、 第６図は、本発明の実施例IIIの半導体装置の側面図、 第７図は、前記半導体装置の正面図である。 図中、１……モジュール基板、２、3A、5A、5B、5C、5
D、5E、5F……リード、３……デコーダ、4A、4B、4C、4
D……半導体チップ、6A、6B……バンプ電極、７……シ
リコーンゴム又はレジン、８……貫通配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 昌行 茂原市早野3681番地 日立デバイスエン ジニアリング株式会社内 (72)発明者 管野 利夫 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (72)発明者 津久井 誠一郎 埼玉県入間郡毛呂山町大字旭台15番地 日立東部セミコンダクタ株式会社内 (72)発明者 小野 貴司 秋田県南秋田郡天王町字長沼64 アキタ 電子株式会社内 (72)発明者 若島 喜昭 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内
Claims (8)
- 【請求項１】搭載基板に、メモリチップ及びこのメモリ
チップに入力信号を送るロジックチップを搭載した半導
体装置において、 メモリチップを複数個積層したメモリチップの組を複数
組搭載し、これらのメモリチップが搭載された搭載基板
の略中央部に前記ロジックチップが搭載されたことを特
徴とする半導体装置。 - 【請求項２】搭載基板に、メモリチップ及びこのメモリ
チップに入力信号を送るロジックチップを搭載した半導
体装置において、 メモリチップを複数個積層したメモリチップの組を、搭
載基板の一方の面と他方の面に夫々複数組搭載し、これ
らのメモリチップが搭載された搭載基板の略中央部に前
記ロジックチップが搭載されたことを特徴とする半導体
装置。 - 【請求項３】前記搭載基板の平面形状が矩形であり、こ
の搭載基板の長手方向の略中央部に前記ロジックチップ
が搭載されたことを特徴とする特許請求の範囲第１項又
は第２項記載の半導体装置。 - 【請求項４】前記搭載基板の一方の面に形成された配線
と、他方の面に形成された配線とで、同一機能を有する
配線が、搭載基板に設けられた貫通配線によって導通さ
れていることを特徴とする特許請求の範囲第２項又は第
３項記載の半導体装置。 - 【請求項５】前記メモリチップの素子形成面を被覆した
ことを特徴とする特許請求の範囲第１項乃至第４項の何
れか一項記載の半導体装置。 - 【請求項６】前記搭載基板に搭載されているメモリチッ
プは、バンプ電極の形成されている面が搭載基板と対面
していることを特徴とする特許請求の範囲第１項乃至第
５項の何れか一項記載の半導体装置。 - 【請求項７】前記リードの一端を前記メモリチップのバ
ンプ電極に直接接続させ、前記リードの他端を搭載基板
に形成された配線に導通させて構成したことを特徴とす
る特許請求の範囲第１項乃至第６項の何れか一項記載の
半導体装置。 - 【請求項８】前記搭載基板がガラスエポキシ基板である
ことを特徴とする特許請求の範囲第１項乃至第７項の何
れか一項記載の半導体装置。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155478A JP2603636B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
| KR1019880007112A KR970003915B1 (ko) | 1987-06-24 | 1988-06-14 | 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈 |
| US07/209,739 US4982265A (en) | 1987-06-24 | 1988-06-22 | Semiconductor integrated circuit device and method of manufacturing the same |
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