JP2603135B2 - 可変インダクタ - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、コア構成の改善による可変インダクタの制
御電力の低減に関するものである。

＜従来の技術＞ 第５図は可変インダクタの原理図である。

第５図において、コア10にはa₁−a₂巻線とb₁−b₂巻線
がそれぞれ施されている。ここで、a₁−a₂巻線に流れる
電流をi₁、巻数をn₁、b₁−b₂巻線に流れる電流をi₂、巻
数をn₂、コア10の断面積をＳ、磁路長をｌ、透磁率をμ
とすると、a₁−a₂巻線からみたインダクタンスＬは、 Ｌ＝μ（n₁）²S/l … と表わす事が出来る。従って、透磁率μを変化させる事
が出来れば、インダクタンスＬを変える事が出来る。

第６図はコアの磁化（Ｂ−Ｈ）曲線図である。

第６図において、その勾配で表わされる微分透磁率
は、コアの飽和特性により磁界の大きさと共に変化す
る。実際には、第５図に示す電流i₁は有限の大きさを持
つ為、透磁率μは、 μ＝△B/△Ｈ … と表わせる。従って、バイアス磁界を変化させれば、透
磁率μを変える事が出来る事になる。このバイアス磁界
を変化させる為に、第５図に示すb₁−b₂巻線を施し、電
流i₂を流している。

第７図は可変インダクタの特性図である。なお、第７
図では、空隙部有りと無しの場合をそれぞれ示し、又、
p₁〜p₃（p₁₁〜p₃₁）点は、第６図の動作点p₁〜p₃に対応
している。

第７図において、例えば第５図のコア10に長さl_gの空
隙部を付けた場合、コアの磁気抵抗Ｒは、 と変化する。一般に、空隙部の長さl_gは0.1〜1mm、磁路
長ｌは数十〜数百ミリ、μ_ｒは数千あるので、空隙部を
入れる事により、磁気抵抗Ｒは非常に大きくなり、飽和
し難くなる。又、インダクタンスＬは、 Ｌ＝n₁ ²/R と表わされるから、絶対値は小さくなる。第７図の空隙
部有りの場合は、これを示しており、p₁〜p₃点はp₁₁〜p
₃₁点となるが、インダクタンスＬは殆ど変化しない。大
きな変化を得る為には、更に大きな制御電流を流す必要
がある。

第５図の可変インダクタでは、a₁−a₂巻線に電圧を印
加すると、n₂/n₁なる電圧がb₁−b₂巻線に発生する。一
般に、制御巻線は制御電流を小さくする為に巻数は多い
ので、n₂/n₁は数十〜数百と大きく、b₁−b₂巻線には大
きな電圧を発生する。従って、可変インダクタの製作が
難しくなったり、高電圧による絶縁破壊を起こしたりす
る事になる。この問題を解決する為、第８図に示す様
に、可変インダクタを差動構成としている。

第８図は従来の可変インダクタの一例を示す構成図で
ある。（イ）図では、a₁−a₂巻線を制御巻線、b₁−b₂巻
線をインダクタ用巻線とする場合と、その逆の場合とす
る事が可能であり、両者とも同様の動作をする。又、
（ロ）図では、a₁−a₂巻線を制御巻線、b₁−b₂巻線をイ
ンダクタ用巻線とすれば、インダクタ用巻線からは飽和
させ難く、制御巻線からは空隙部が無く、飽和させ易く
なり、小さな制御電力で済む事になる。

＜発明が解決しようとする課題＞ しかしながら、上記従来技術に示す可変インダクタに
おいて、第８図（イ）で、a₁−a₂巻線を制御巻線とする
場合、a₁−a₂巻線間ではb₁−b₂巻線による誘起電圧を打
ち消すが、それぞれの脚でみると、b₁−b₂巻線との巻数
比に対応した電圧v₁、v₂がそれぞれ発生する事になる。
一般には、制御巻線の巻数は多い為、電圧v₁、v₂は高圧
となり、製作が難しいという課題がある。一方、b₁−b₂
巻線を制御巻線とする場合、磁束レベルで打ち消し合
い、b₁−b₂巻線に電圧は発生しないが、図に示す空隙部
（g₁〜g₃）がない場合には、信号電流が大きいとa₁−a₂
巻線の電流でコアが飽和し、可変インダクタとしては実
用的でない。その為、（イ）図に示す空隙部（g₁〜g₃）
は必須となるが、空隙部を付けると、制御巻線からも飽
和させ難くなり、大きな制御電力が必要となるという課
題がある。又、（ロ）図においては、小さな制御電力で
済むが、a₁−a₂巻線とb₁−b₂巻線の巻数比に応じた高圧
がa₁−a₂巻線のそれぞれの脚に発生する為、実用に供し
得ないという課題があった。

本発明は上記従来技術の課題を踏まえて成されたもの
であり、インダクタ用巻線からは飽和させ難く、制御巻
線からは飽和させ易く、制御電力の小さい可変インダク
タを提供する事を目的としたものである。

＜課題を解決するための手段＞ 上記課題を解決する為の本発明の構成は、中央脚を共
有する様に設けられた一対の対称な第１の閉磁路と、前
記中央脚の周りに巻かれた制御巻線と、前記第１の閉磁
路の両側に空隙部を有して設けられた一対の対称な第２
の閉磁路と、前記中央脚に生じる磁束が互いに打ち消す
様に前記第２の閉磁路のそれぞれの周りに巻かれたイン
ダクタ用巻線とを備え、前記第１の閉磁路に対して前記
一対の第２の閉磁路を夫々平面的に配列したことを特徴
としたものである。

＜作用＞ 本発明によると、インダクタ用巻線からみた磁気抵抗
と制御巻線からみた磁気抵抗とを大きく異なる値とする
事が出来る為、インダクタ用巻線からは飽和させ難く、
制御巻線からは飽和させ易くする事が出来る。

＜実施例＞ 以下、本発明を図面に基づいて説明する。

第１図は本発明に係わる可変インダクタの一実施例を
示す構成図である。

第１図において、中央脚l₀及び中央脚l₀に関して対称
に設けられたl₁〜l₃脚、l₁₁〜l₃₁脚は、中央脚l₀を共有
し、その両側に１対の対称な閉磁路を形成し、第１の磁
気回路を構成している。b₁−b₂巻線はl₀脚に施された制
御巻線である。又、l₄脚、l₄₁脚は任意の長さの空隙部g
₁〜g₄を介して、第１の磁器回路（l₀脚・l₁〜l₃脚・l₁₁
〜l₃₁脚）の両側に接続して、１対の対称な閉磁路を形
成し、第２の磁気回路を構成している。l₄脚、l₄₁脚に
は図に示す様に、a₁−a₂巻線が施されており、このa₁−
a₂巻線によって生じる磁束はl₀脚では互いに逆向きで打
ち消し合い、このa₁−a₂巻線をインダクタ用巻線として
使用している。

この様な構成において、制御巻線b₁−b₂からみると、
l₀脚・l₁〜l₃脚・l₁₁〜l₃₁脚の磁気回路には空隙部がな
く、少ない電流で飽和させる事が出来る。一方、a₁−a₂
巻線からみると、必ず空隙間を通る事になり、l₄脚又は
l₄₁脚を飽和させるには大きな電流が必要となる。言い
換えれば、インダクタ用巻線a₁−a₂にかなり大きな電流
を流しても、空隙部長さの調整によって、l₄脚（l
₄₁脚）を飽和し難くする事が出来る。

ここで、第２図は制御巻線a₁−a₂に電流を流した場合
の等価回路図である。

第２図において、R₁〜R₄はそれぞれl₀、l₁〜l₃（l₁₁
〜l₃₁）、l₄（l₄₁）の各脚の磁気抵抗であり、それぞれ
の部分での等価断面積をS_i、等価磁路長をl_i（ｉ＝１、
２、３、４）、空隙部長さをd_gとすると、各脚の磁気抵
抗（R₁〜R₄）は、それぞれ R₁＝d₁/μS₁＋d_g/μ₀S₁ R₂＝d₂/μS₂ R₃＝d₃/μS₃ R₄＝d₄/μS₄ と表わされる。

この磁気抵抗R₁〜R₄を用いると、Z_iをパラメータとし
て、 Z₁＝R₁R₂ Z₂＝R₃（2R₄＋Z₁） Z₃＝R₂（2R₄＋Z₂） … Z₄＝R₁＋Z₃ とすると、インダクタンスＬは、 Ｌ＝２（n₁）²/Z₄ で求められる。

但し、 μ₀:空気中の透磁率 μ：コアの透磁率 である。なお、コアの透磁率μはb₁−b₂巻線に流す電流
値によって変化させるものであり、このコアの透磁率μ
の変化は、主にl₀脚・l₁〜l₃脚・l₁₁〜l₃₁脚の部分の飽
和によって生じる。又、第３図は制御巻線b₁−b₂に電流
を流した場合の等価回路図である。

この場合には、回路は左右対称となり、第６図と同一
の記号を用いると、磁気抵抗Ｒは、 Ｒ＝R₃＋1/2｛2R₄＋ R₁R₂/（R₁＋R₂）｝ … となる。R₁には空隙部が含まれているが、 R₁≫R₂ であるから、式は近似的に Ｒ＝R₃＋1/2（2R₄＋R₂） … となる。

この式には、空隙部は含まれず、磁気抵抗Ｒとして
は比較的小さいものである。従って、比較的小さな制御
電流でコアを飽和させる事が出来る事になる。一方、前
記式のZ₄には空隙部が直列に含まれる為、磁気抵抗が
大きく、飽和させるには大きな制御電流が必要となる。

なお、第１図の構成図において、４箇所に設けた空隙
部は、これに限るものではなく、第４図（イ）に示す様
に、l₄、l₄₁脚の中間に空隙部g₅、g₆を設ける様な構成
であっても良い。又、（ロ）図に示す様に可変インダク
タの形状を立体的としても良い。なお、第１図及び第４
図（イ）のインダクタの形状は図から明らかなように全
体が平面的になっている。この様な平面的コアの場合に
は第４図（ロ）の立体的のものより、またこの種のイン
ダクタの従来例として３次元的な構造のものがあるが、
これらのものより小形の形状とすることができる特徴が
ある。

＜発明の効果＞ 以上、実施例と共に具体的に説明した様に、本発明に
よれば、インダクタ用巻線からみた磁気抵抗と制御巻線
からみた磁気抵抗を大きく異なる値とする事が出来る
為、インダクタ用巻線からは飽和させ難く、制御巻線か
らは飽和させ易く出来る。従って、インダクタンス値を
変化させる制御電力を小さくする事が出来る。更に制御
巻線のアンペアターンが小さくてすむ為、導線抵抗、イ
ンダクタンス、並列容量を小さく出来、インダクタンス
変化の応答速度を速める事が出来る等の利点を持つ可変
インダクタを実現する事が出来る。

【図面の簡単な説明】

第１図は本発明に係わる可変インダクタの一実施例を示
す構成図、第２図はインダクタ用巻線からみた第１図の
等価回路図、第３図は制御巻線からみた第１図の等価回
路図、第４図は本発明の他の実施例を示す構成図、第５
図は可変インダクタの原理図、第６図はコアの磁化曲線
図、第７図は可変インダクタの特性図、第８図は従来例
である。 a₁−a₂……インダクタ用巻線、b₁−b₂……制御巻線、g₁
〜g₄……空隙部、l₀、l₁〜l₃、l₁₁〜l₃₁、l₄、l₄₁……
脚。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】中央脚を共有する様に設けられた一対の対
   称な第１の閉磁路と、前記中央脚の周りに巻かれた制御
   巻線と、前記第１の閉磁路の両側に空隙部を有して設け
   られた一対の対称な第２の閉磁路と、前記中央脚に生じ
   る磁束が互いに打ち消す様に前記第２の閉磁路のそれぞ
   れの周りに巻かれたインダクタ用巻線とを備え、前記第
   １の閉磁路に対して前記一対の第２の閉磁路を夫々平面
   的に配列したことを特徴とする可変インダクタ。