JP2599971B2 - 通信プロセッサのバス異常検出処理方式 - Google Patents
通信プロセッサのバス異常検出処理方式Info
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- JP2599971B2 JP2599971B2 JP63193272A JP19327288A JP2599971B2 JP 2599971 B2 JP2599971 B2 JP 2599971B2 JP 63193272 A JP63193272 A JP 63193272A JP 19327288 A JP19327288 A JP 19327288A JP 2599971 B2 JP2599971 B2 JP 2599971B2
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Description
【発明の詳細な説明】 〔概要〕 下位装置から収集したデータ情報を上位装置へと伝送
する通信プロセッサのバス異常検出処理方式に関し、 通信プロセッサのバス上のデータに異常があるとき
に、上位装置に誤ったデータが送信されないようにする
ことを目的とし、 下位装置からのデータを受信処理する受信データユニ
ットと、この受信されたデータを上位装置に送信処理す
る送信データユニットと、受信データユニットから送信
データユニットへのデータの受け渡しを実行する主デー
タユニットとからなる通信プロセッサにおいて、送受信
データユニットが備えるローカルバス上のデータの異常
状態を検出するローカルバス異常検出回路と、主データ
ユニットが備えるシステムバス上のデータの異常状態を
検出するシステムバス異常検出回路と、バス異常検出回
路が異常状態を検出したときに、ローカルバスとシステ
ムバスとの間のデータ転送処理を実行するデータ転送処
理装置の駆動を直ちに停止させるデータ転送処理装置停
止回路とを備えるよう構成する。
する通信プロセッサのバス異常検出処理方式に関し、 通信プロセッサのバス上のデータに異常があるとき
に、上位装置に誤ったデータが送信されないようにする
ことを目的とし、 下位装置からのデータを受信処理する受信データユニ
ットと、この受信されたデータを上位装置に送信処理す
る送信データユニットと、受信データユニットから送信
データユニットへのデータの受け渡しを実行する主デー
タユニットとからなる通信プロセッサにおいて、送受信
データユニットが備えるローカルバス上のデータの異常
状態を検出するローカルバス異常検出回路と、主データ
ユニットが備えるシステムバス上のデータの異常状態を
検出するシステムバス異常検出回路と、バス異常検出回
路が異常状態を検出したときに、ローカルバスとシステ
ムバスとの間のデータ転送処理を実行するデータ転送処
理装置の駆動を直ちに停止させるデータ転送処理装置停
止回路とを備えるよう構成する。
本発明は、下位装置から収集したデータ情報を上位装
置へと伝送する通信プロセッサのバス異常検出処理方式
に関するものである。
置へと伝送する通信プロセッサのバス異常検出処理方式
に関するものである。
通信プロセッサは、低速回線を介して多数の下位装置
からデータを収集するとともに、この収集したデータを
組み直して、高速回線を介して上位装置に送信するよう
処理することになる。このような処理を実行する通信プ
ロセッサでは、誤ったデータが上位装置に送信されない
ようにする機能を具備させていく必要があるとともに、
この機能の実行に際して、本来の処理であるデータの高
速送信処理を害することのないようにしていく必要があ
る。
からデータを収集するとともに、この収集したデータを
組み直して、高速回線を介して上位装置に送信するよう
処理することになる。このような処理を実行する通信プ
ロセッサでは、誤ったデータが上位装置に送信されない
ようにする機能を具備させていく必要があるとともに、
この機能の実行に際して、本来の処理であるデータの高
速送信処理を害することのないようにしていく必要があ
る。
通信プロセッサは、自らの処理の実行のために、下位
装置からのデータを受信処理する受信データユニット
と、この受信されたデータを上位装置に送信処理する送
信データユニットと、受信データユニットから送信デー
タユニットへのデータの受け渡しを実行する主データユ
ニットとを備えるよう構成するとともに、これらのユニ
ット間でのデータ転送をDMAを使って実行するという構
成をとることになる。このように構成される通信プロセ
ッサでは、従来パリティチェックやECCエラーチェック
等により、送受信データユニットや主データユニットの
バス上のデータの異常を検出したときには、割り込み信
号であるNMI信号を使って、送受信データユニットや主
データユニットのCPUに対してその旨を通知するよう処
理していた。そして、この異常検知通知を受け取ると、
CPUは、プログラムによりバス異常の原因解析を実行す
るとともに、対応処理を実行するという方式を採ってい
たのである。
装置からのデータを受信処理する受信データユニット
と、この受信されたデータを上位装置に送信処理する送
信データユニットと、受信データユニットから送信デー
タユニットへのデータの受け渡しを実行する主データユ
ニットとを備えるよう構成するとともに、これらのユニ
ット間でのデータ転送をDMAを使って実行するという構
成をとることになる。このように構成される通信プロセ
ッサでは、従来パリティチェックやECCエラーチェック
等により、送受信データユニットや主データユニットの
バス上のデータの異常を検出したときには、割り込み信
号であるNMI信号を使って、送受信データユニットや主
データユニットのCPUに対してその旨を通知するよう処
理していた。そして、この異常検知通知を受け取ると、
CPUは、プログラムによりバス異常の原因解析を実行す
るとともに、対応処理を実行するという方式を採ってい
たのである。
しかしながら、このような従来技術によるならば、CP
UがDMAのデータ転送終了後にバス異常の解析対応処理に
入ることから、送信データユニットから上位装置に対し
て、誤ったデータが送信されてしまうという恐れがあっ
た。しかも、CPUがバス異常の原因解析をしている間
に、プログラムやソースコードの破壊等といったような
重大な損害をシステムに対して与えてしまうという可能
性もあったのである。
UがDMAのデータ転送終了後にバス異常の解析対応処理に
入ることから、送信データユニットから上位装置に対し
て、誤ったデータが送信されてしまうという恐れがあっ
た。しかも、CPUがバス異常の原因解析をしている間
に、プログラムやソースコードの破壊等といったような
重大な損害をシステムに対して与えてしまうという可能
性もあったのである。
本発明はかかる事情に鑑みてなされたものであって、
通信プロセッサのバス上のデータに異常があるときに
は、上位装置に対して誤ったデータが送信されないよう
にするとともに、システムに対して重大な損害を与える
ことのない通信プロセッサのバス異常検出処理方式の提
供を目的とするものである。
通信プロセッサのバス上のデータに異常があるときに
は、上位装置に対して誤ったデータが送信されないよう
にするとともに、システムに対して重大な損害を与える
ことのない通信プロセッサのバス異常検出処理方式の提
供を目的とするものである。
第１図は本発明の原理構成図である。
図中、１は通信プロセッサであって、低速回線を介し
て多数の下位装置からデータ情報を収集するとともに、
収集したデータ情報を組み直して、高速回線を介して上
位装置に送信するよう処理するもの、２は下位装置、３
は通信プロセッサ１と下位装置２とを結ぶ低速回線、４
は上位装置、５は通信プロセッサ１と上位装置４とを結
ぶ高速回線である。通信プロセッサ１は、受信データユ
ニット10と、送信データユニット20と、主データユニッ
ト30とから構成される。受信データユニット10は、下位
装置２から送られてくるデータを受信し、送信データユ
ニット20は、受信データユニット10の受信したデータを
高速回線用に組み直して上位装置４に送信し、主データ
ユニット30は、受信データユニット10から送信データユ
ニット20へのデータの受け渡しを実行する。11、12、1
3、14、15、16は、それぞれ受信データユニット10の備
えるローカルCPU、ローカルRAM、ローカルバス、データ
転送処理装置、ローカルバス異常検出回路、データ転送
処理装置停止回路である。このデータ転送処理装置14
は、ローカルバス13と主データユニット30の備えるシス
テムバス33との間のデータ転送処理を実行し、ローカル
バス異常検出回路15は、ローカルバス13上のデータの異
常を検出し、データ転送処理装置停止回路16は、データ
転送処理装置14の駆動を停止する処理を実行する。21、
22、23、24、25、26は、それぞれ送信データユニット20
の備えるローカルCPU、ローカルRAM、ローカルバス、デ
ータ転送処理装置、ローカルバス異常検出回路、データ
転送処理装置停止回路である。このデータ転送処理装置
24は、ローカルバス23と主データユニット30の備えるシ
ステムバスとの間のデータ転送処理を実行し、ローカル
バス異常検出回路25は、ローカルバス23上のデータの異
常を検出し、データ転送処理装置停止回路26は、データ
転送処理装置24の駆動を停止する処理を実行する。31、
32、33、35は、それぞれ主データユニット30の備えるメ
インCPU、システムRAM、システムバス、システムバス異
常検出回路である。システムバス異常検出回路35は、シ
ステムバス33上のデータの異常を検出する。
て多数の下位装置からデータ情報を収集するとともに、
収集したデータ情報を組み直して、高速回線を介して上
位装置に送信するよう処理するもの、２は下位装置、３
は通信プロセッサ１と下位装置２とを結ぶ低速回線、４
は上位装置、５は通信プロセッサ１と上位装置４とを結
ぶ高速回線である。通信プロセッサ１は、受信データユ
ニット10と、送信データユニット20と、主データユニッ
ト30とから構成される。受信データユニット10は、下位
装置２から送られてくるデータを受信し、送信データユ
ニット20は、受信データユニット10の受信したデータを
高速回線用に組み直して上位装置４に送信し、主データ
ユニット30は、受信データユニット10から送信データユ
ニット20へのデータの受け渡しを実行する。11、12、1
3、14、15、16は、それぞれ受信データユニット10の備
えるローカルCPU、ローカルRAM、ローカルバス、データ
転送処理装置、ローカルバス異常検出回路、データ転送
処理装置停止回路である。このデータ転送処理装置14
は、ローカルバス13と主データユニット30の備えるシス
テムバス33との間のデータ転送処理を実行し、ローカル
バス異常検出回路15は、ローカルバス13上のデータの異
常を検出し、データ転送処理装置停止回路16は、データ
転送処理装置14の駆動を停止する処理を実行する。21、
22、23、24、25、26は、それぞれ送信データユニット20
の備えるローカルCPU、ローカルRAM、ローカルバス、デ
ータ転送処理装置、ローカルバス異常検出回路、データ
転送処理装置停止回路である。このデータ転送処理装置
24は、ローカルバス23と主データユニット30の備えるシ
ステムバスとの間のデータ転送処理を実行し、ローカル
バス異常検出回路25は、ローカルバス23上のデータの異
常を検出し、データ転送処理装置停止回路26は、データ
転送処理装置24の駆動を停止する処理を実行する。31、
32、33、35は、それぞれ主データユニット30の備えるメ
インCPU、システムRAM、システムバス、システムバス異
常検出回路である。システムバス異常検出回路35は、シ
ステムバス33上のデータの異常を検出する。
〔作用〕 本発明では、データ転送処理装置停止回路16,26は、
バス使用権を持つバスの異常検出回路であることを条件
にして、ローカルバス異常検出回路15,25及びシステム
バス異常検出回路35の内の１つが異常状態を検出したと
きには、対応するデータ転送処理装置14,24の駆動を直
ちに停止させるよう処理する。
バス使用権を持つバスの異常検出回路であることを条件
にして、ローカルバス異常検出回路15,25及びシステム
バス異常検出回路35の内の１つが異常状態を検出したと
きには、対応するデータ転送処理装置14,24の駆動を直
ちに停止させるよう処理する。
このように、本発明では、バス異常が発生したとき
に、ハードウェア回路に従って直ちにデータ転送処理装
置の駆動を停止させるので、誤ったデータが転送されて
しまうことがなくなる。これから、上位装置に対して誤
ったデータが送信されないようになるとともに、システ
ムに対して重大な損害を与えることがない。
に、ハードウェア回路に従って直ちにデータ転送処理装
置の駆動を停止させるので、誤ったデータが転送されて
しまうことがなくなる。これから、上位装置に対して誤
ったデータが送信されないようになるとともに、システ
ムに対して重大な損害を与えることがない。
しかも、データ転送処理装置14,24をリセットするの
ではなくて停止させる構成を採ることから、CPUは、停
止したデータ転送処理装置14,24のアドレスレジスタを
参照することにより、バス異常の原因を解析できるよう
になる。
ではなくて停止させる構成を採ることから、CPUは、停
止したデータ転送処理装置14,24のアドレスレジスタを
参照することにより、バス異常の原因を解析できるよう
になる。
以下、実施例に従って本発明を詳細に説明する。
第２図に、通信プロセッサ１の使用状態を説明するた
めの説明図を示す。この図に示すように、通信プロセッ
サ１は、複数の下位装置２で収集されたデータを例えば
CDTのような低速の伝送手順で受け取るとともに、これ
らのデータを例えばHDLのような高速の伝送手順に組み
直して、上位装置４へと送信するよう処理するものであ
る。
めの説明図を示す。この図に示すように、通信プロセッ
サ１は、複数の下位装置２で収集されたデータを例えば
CDTのような低速の伝送手順で受け取るとともに、これ
らのデータを例えばHDLのような高速の伝送手順に組み
直して、上位装置４へと送信するよう処理するものであ
る。
この処理の実行のために、通信プロセッサ１は、下位
装置２からのデータを受信処理する受信データユニット
10と、この受信されたデータを上位装置４に送信処理す
る送信データユニット20と、受信データユニット10から
送信データユニット20へのデータの受け渡しを実行する
主データユニット30とを備えるよう構成するとともに、
DMAを使って、受信データユニット10から主データユニ
ット30へのデータ転送と、主データユニット30から送信
データユニット20へのデータ転送を実行するよう構成す
る。
装置２からのデータを受信処理する受信データユニット
10と、この受信されたデータを上位装置４に送信処理す
る送信データユニット20と、受信データユニット10から
送信データユニット20へのデータの受け渡しを実行する
主データユニット30とを備えるよう構成するとともに、
DMAを使って、受信データユニット10から主データユニ
ット30へのデータ転送と、主データユニット30から送信
データユニット20へのデータ転送を実行するよう構成す
る。
第３図に、本発明に係る通信プロセッサ１の実施例構
成図を示す。図中、第１図で説明したものと同一のもの
については、同一の記号で示してある。この図では、受
信データユニット10と主データユニット30のシステムバ
ス33との関係で本発明の実施例を開示したが、送信デー
タユニット20と主データユニット30のシステムバス33と
の関係での実施例の構成も、基本的に変わるところはな
い。
成図を示す。図中、第１図で説明したものと同一のもの
については、同一の記号で示してある。この図では、受
信データユニット10と主データユニット30のシステムバ
ス33との関係で本発明の実施例を開示したが、送信デー
タユニット20と主データユニット30のシステムバス33と
の関係での実施例の構成も、基本的に変わるところはな
い。
図中の14aは、第１図のデータ転送処理装置14に相当
するDMAコントローラ、16aは、第１図のデータ転送処理
装置停止回路16に相当するDMA停止回路である。このDMA
停止回路16aは、図に示すように、第１の切換回路41、
第２の切換回路42、切換制御回路43、第１のANDゲート4
4、第２のANDゲート45及びORゲート46からなる。
するDMAコントローラ、16aは、第１図のデータ転送処理
装置停止回路16に相当するDMA停止回路である。このDMA
停止回路16aは、図に示すように、第１の切換回路41、
第２の切換回路42、切換制御回路43、第１のANDゲート4
4、第２のANDゲート45及びORゲート46からなる。
この第１の切換回路41は、DMAコントローラ14aからの
バス要求信号をローカルバス13かシステムバス33のいず
れかに送り出すべく切り換え処理し、第２の切換回路42
は、ローカルバス13とシステムバス33から返されるバス
使用許可信号を、DMAコントローラ14aに戻すべく切り換
え処理し、切換制御回路43は、第１の切換回路41と第２
の切換回路42の切り換え処理を制御する。そして、第１
のANDゲート44は、システムバス33側からのバス使用許
可信号が戻ってきていることを条件に、システムバス異
常検出回路35がシステムバス33上のデータの異常を検出
したときに出力を送出し、第２のANDゲート45は、ロー
カルバス側13からのバス使用許可信号が戻ってきている
ことを条件に、ローカルバス異常検出回路15がローカル
バス13上のデータの異常を検出したときに出力を送出
し、ORゲート46は、第１のANDゲート44か第２のANDゲー
ト45のいずれかから出力があったときに、DMAコントル
ーラ14aの駆動を停止すべく出力を送出する。
バス要求信号をローカルバス13かシステムバス33のいず
れかに送り出すべく切り換え処理し、第２の切換回路42
は、ローカルバス13とシステムバス33から返されるバス
使用許可信号を、DMAコントローラ14aに戻すべく切り換
え処理し、切換制御回路43は、第１の切換回路41と第２
の切換回路42の切り換え処理を制御する。そして、第１
のANDゲート44は、システムバス33側からのバス使用許
可信号が戻ってきていることを条件に、システムバス異
常検出回路35がシステムバス33上のデータの異常を検出
したときに出力を送出し、第２のANDゲート45は、ロー
カルバス側13からのバス使用許可信号が戻ってきている
ことを条件に、ローカルバス異常検出回路15がローカル
バス13上のデータの異常を検出したときに出力を送出
し、ORゲート46は、第１のANDゲート44か第２のANDゲー
ト45のいずれかから出力があったときに、DMAコントル
ーラ14aの駆動を停止すべく出力を送出する。
次に、このように構成される実施例の処理内容につい
て説明する。
て説明する。
下位装置２からのデータを受信した受信データユニッ
ト10が、主データユニット30に対して受信したデータを
転送するときには、ローカルCPU11は、DMAコントローラ
14aに対して起動命令を送出するとともに、切換制御回
路43を介して、第１及び第２の切換回路41、42をローカ
ルバス13側に切り換えるよう処理する。このようにして
起動されるDMAコントローラ14aは、第１の切換回路41を
介してバス要求信号を送出し、第２の切換回路42を介し
てローカルCPU11からバス使用許可信号が戻ってきたこ
とを確認すると、ローカルRAM12に格納されている下位
装置２からのデータを読み込むよう処理する。この読み
込みが終了すると、ローカルCPU11は、第１及び第２の
切換回路41、42をシステムバス33側に切り換えるよう処
理する。続いてDMAコントローラ14aは、第１の切換回路
41を介してバス要求信号を送出し、第２の切換回路42を
介してメインCPU31からバス使用許可信号が戻ってきた
ことを確認すると、システムバス33を介して読み込んだ
データをシステムバスRAM32に書き込むよう処理する。
このようにして、データ転送が実現されることになる。
ト10が、主データユニット30に対して受信したデータを
転送するときには、ローカルCPU11は、DMAコントローラ
14aに対して起動命令を送出するとともに、切換制御回
路43を介して、第１及び第２の切換回路41、42をローカ
ルバス13側に切り換えるよう処理する。このようにして
起動されるDMAコントローラ14aは、第１の切換回路41を
介してバス要求信号を送出し、第２の切換回路42を介し
てローカルCPU11からバス使用許可信号が戻ってきたこ
とを確認すると、ローカルRAM12に格納されている下位
装置２からのデータを読み込むよう処理する。この読み
込みが終了すると、ローカルCPU11は、第１及び第２の
切換回路41、42をシステムバス33側に切り換えるよう処
理する。続いてDMAコントローラ14aは、第１の切換回路
41を介してバス要求信号を送出し、第２の切換回路42を
介してメインCPU31からバス使用許可信号が戻ってきた
ことを確認すると、システムバス33を介して読み込んだ
データをシステムバスRAM32に書き込むよう処理する。
このようにして、データ転送が実現されることになる。
このDMAコントローラ14aが実行する受信ユニット10か
ら主データユニット30へのデータ転送の処理中に、ロー
カルバス異常検出回路15が転送中のローカルバス13上の
データ異常を検出したときには、ORゲート46からの出力
信号で、直ちにDMAコントローラ14aの駆動が停止される
とともに、システムバス異常検出回路35が転送中のシス
テムバス33上のデータ異常を検出しなときには、同じく
ORゲート46からの出力信号で、直ちにDMAコントローラ1
4aの駆動が停止されることになる。このように、本発明
では、バス異常を検出したときには、直ちにDMA停止回
路16aに従って、DMAコントローラ14aの駆動を停止する
よう処理するのである。そして、この後、データ異常の
あったバス側のCPUが、DMAコントローラ14aのアドレス
レジスタを参照することにより、どのアドレスでバス異
常が発生したかの解析を実行し、必要な処理を行うこと
になる。なお、主データユニット30から送信データユニ
ット20へのデータ転送処理時におけるバス異常も、同様
に処理されるものである。
ら主データユニット30へのデータ転送の処理中に、ロー
カルバス異常検出回路15が転送中のローカルバス13上の
データ異常を検出したときには、ORゲート46からの出力
信号で、直ちにDMAコントローラ14aの駆動が停止される
とともに、システムバス異常検出回路35が転送中のシス
テムバス33上のデータ異常を検出しなときには、同じく
ORゲート46からの出力信号で、直ちにDMAコントローラ1
4aの駆動が停止されることになる。このように、本発明
では、バス異常を検出したときには、直ちにDMA停止回
路16aに従って、DMAコントローラ14aの駆動を停止する
よう処理するのである。そして、この後、データ異常の
あったバス側のCPUが、DMAコントローラ14aのアドレス
レジスタを参照することにより、どのアドレスでバス異
常が発生したかの解析を実行し、必要な処理を行うこと
になる。なお、主データユニット30から送信データユニ
ット20へのデータ転送処理時におけるバス異常も、同様
に処理されるものである。
本発明と従来技術との差異を明確にするために、本発
明の処理内容のタイムチャートを第４図に、また、従来
技術の処理内容のタイムチャートを第５図に示す。この
第５図のタイムチャートに示すように、従来技術では、
データ転送中に何回もバス異常が発生するようなことが
あっても、データ転送が終了するまでは、CPUはバス異
常処理に入ることはなかったのである。
明の処理内容のタイムチャートを第４図に、また、従来
技術の処理内容のタイムチャートを第５図に示す。この
第５図のタイムチャートに示すように、従来技術では、
データ転送中に何回もバス異常が発生するようなことが
あっても、データ転送が終了するまでは、CPUはバス異
常処理に入ることはなかったのである。
以上図示実施例について説明したが、本発明はこれに
限定されるものではない。例えば、通信プロセッサの備
える送受信ユニットの数は単数に限られるものではな
く、複数であってもよいのである。また、具体的なバス
異常の検出方法は、パリティチェックやECCエラーチェ
ック等様々なものを用いることができる。
限定されるものではない。例えば、通信プロセッサの備
える送受信ユニットの数は単数に限られるものではな
く、複数であってもよいのである。また、具体的なバス
異常の検出方法は、パリティチェックやECCエラーチェ
ック等様々なものを用いることができる。
このように、本発明によれば、バス異常が発生したと
きに、ハードウェア回路に従って直ちにデータ転送処理
装置の駆動を停止させるので、誤ったデータが転送され
てしまうことがなくなる。これから、上位装置に対して
誤ったデータが送信されないようになるとともに、シス
テムに対して重大な損害を与えることがないのである。
きに、ハードウェア回路に従って直ちにデータ転送処理
装置の駆動を停止させるので、誤ったデータが転送され
てしまうことがなくなる。これから、上位装置に対して
誤ったデータが送信されないようになるとともに、シス
テムに対して重大な損害を与えることがないのである。
しかも、DMAをリセットするのではなくて停止させる
構成を採ることから、CPUは、停止したDMAのアドレスレ
ジスタ等を参照することにより、バス異常の原因を解析
できるようになる。
構成を採ることから、CPUは、停止したDMAのアドレスレ
ジスタ等を参照することにより、バス異常の原因を解析
できるようになる。
特に、DMA動作が原因でバス異常が発生するときには
その後も連続してバス異常が続くことが多いので、本発
明は有効なものとなる。
その後も連続してバス異常が続くことが多いので、本発
明は有効なものとなる。
第１図は本発明の原理構成図、 第２図は通信プロセッサの説明図、 第３図は本発明の通信プロセッサの実施例構成図、 第４図は本発明の処理内容を説明するタイムチャート、 第５図は従来技術の処理内容を説明するタイムチャート
である。 図中、１は通信プロセッサ、２は下位装置、３は低速回
線、４は上位装置、５は高速回線、10は受信データユニ
ット、11及び21はローカルCPU、13及び23はローカルバ
ス、14及び24はデータ転送処理装置、15及び25はローカ
ルバス異常検出回路、16及び26はデータ転送処理装置停
止回路、20は送信データユニット、30は主データユニッ
ト、31はメインCPU、32はシステムRAM、33はシステムバ
ス、35はシステムバス異常検出回路である。
である。 図中、１は通信プロセッサ、２は下位装置、３は低速回
線、４は上位装置、５は高速回線、10は受信データユニ
ット、11及び21はローカルCPU、13及び23はローカルバ
ス、14及び24はデータ転送処理装置、15及び25はローカ
ルバス異常検出回路、16及び26はデータ転送処理装置停
止回路、20は送信データユニット、30は主データユニッ
ト、31はメインCPU、32はシステムRAM、33はシステムバ
ス、35はシステムバス異常検出回路である。
Claims (1)
- 【請求項１】ローカルCPU及びローカルバスを備えて、
下位装置からのデータを受信する受信データユニット
と、ローカルCPU及びローカルバスを備えて、該受信デ
ータユニットにより受信されたデータを上位装置に送信
する送信データユニットと、メインCPU及びシステムバ
スを備えて、該受信データユニットから該送信データユ
ニットへのデータの受け渡しを実行する主データユニッ
トとで構成されて、該ローカルバスと該システムバスと
の間をデータ転送処理装置を使ってデータ転送する通信
プロセッサにおいて、 上記受信データユニットのローカルバスと上記送信デー
タユニットのローカルバスに対応付けて設けられて、対
となる該ローカルバス上のデータ異常を検出するローカ
ルバス異常検出回路と、 上記主データユニットのシステムバス上のデータ異常を
検出するシステムバス異常検出回路と、 上記ローカルバス異常検出回路に対応付けて設けられ、
対となる上記ローカルバス異常検出回路の検出値と上記
システムバス異常検出回路の検出値とを入力として、そ
の２つの異常検出回路の内のバス使用権を持つバスに対
応付けられるものがデータ異常を検出するときに、対と
なる上記データ転送処理装置の駆動を直ちに停止させる
データ転送処理装置停止回路とを備えることを、 特徴とする通信プロセッサのバス異常検出処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193272A JP2599971B2 (ja) | 1988-08-02 | 1988-08-02 | 通信プロセッサのバス異常検出処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193272A JP2599971B2 (ja) | 1988-08-02 | 1988-08-02 | 通信プロセッサのバス異常検出処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0241542A JPH0241542A (ja) | 1990-02-09 |
| JP2599971B2 true JP2599971B2 (ja) | 1997-04-16 |
Family
ID=16305179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193272A Expired - Fee Related JP2599971B2 (ja) | 1988-08-02 | 1988-08-02 | 通信プロセッサのバス異常検出処理方式 |
Country Status (1)
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|---|---|
| JP (1) | JP2599971B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4454772B2 (ja) * | 2000-03-17 | 2010-04-21 | 富士通マイクロエレクトロニクス株式会社 | 通信バスの異常検出装置とマイクロコンピュータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195736A (ja) * | 1983-04-22 | 1984-11-06 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御装置 |
| JPS62232057A (ja) * | 1986-04-02 | 1987-10-12 | Oki Electric Ind Co Ltd | 擬似ｄｍａ方式 |
-
1988
- 1988-08-02 JP JP63193272A patent/JP2599971B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241542A (ja) | 1990-02-09 |
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