JP2599448B2 - Clamp level detection circuit of MUSE receiver - Google Patents
Clamp level detection circuit of MUSE receiverInfo
- Publication number
- JP2599448B2 JP2599448B2 JP63266030A JP26603088A JP2599448B2 JP 2599448 B2 JP2599448 B2 JP 2599448B2 JP 63266030 A JP63266030 A JP 63266030A JP 26603088 A JP26603088 A JP 26603088A JP 2599448 B2 JP2599448 B2 JP 2599448B2
- Authority
- JP
- Japan
- Prior art keywords
- clamp
- register
- signal
- value
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Synchronizing For Television (AREA)
- Picture Signal Circuits (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMUSE方式のテレビジヨン信号をアナログ・デ
イジタル変換し、デイジタル的に設定した値にクランプ
するフイードバツククランプ回路に係り、特に正極同期
信号の標本値からクランプレベルを検出，設定するのに
好適なMUSE受像機のクランプレベル検出回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a feedback clamp circuit which converts a MUSE television signal from analog to digital and clamps it to a digitally set value. The present invention relates to a clamp level detecting circuit of a MUSE receiver suitable for detecting and setting a clamp level from a sample value of a signal.
広帯域なハイビジヨン（高品位テレビ）信号を帯域圧
縮し伝送する方式としてNHK技研月報1984年７月，第275
頁から第286頁,1987年テレビジヨン学会全国大会予原
集，第299頁から第300頁等で論じられている標本値をア
ナログ伝送するMUSE（Multiple Sub−Nyquist Sampling
Encoding）方式が知られている。NHK Giken Monthly Report, July 1984, No. 275, as a method for compressing and transmitting a wideband high-vision (high-definition television) signal.
Page to 286, MUSE (Multiple Sub-Nyquist Sampling) for analog transmission of sample values discussed in the 1987 Proceedings of the Television Society National Convention, pp. 299 to 300
Encoding) method is known.
このMUSE方式によるテレビジヨン信号（以下、MUSE信
号と称する）を受信するMUSE受像機では、帯域圧縮され
た信号を元の広帯域な信号に復調する種々の信号処理を
デイジタルで行なうためアナログ−デイジタル変換（以
下、A/D変換と称する）を行なう必要があり、A/D変換す
る際には、白バランスや黒レベルを安定かつ正確に保つ
ために信号の直流電位を送信側でデイジタル的に定めた
標本値にクランプする必要がある。In a MUSE receiver that receives a television signal (hereinafter, referred to as a MUSE signal) according to the MUSE system, various signal processing for demodulating a band-compressed signal to an original wide-band signal is performed digitally. (Hereinafter referred to as A / D conversion). When performing A / D conversion, the DC potential of the signal is digitally determined on the transmitting side to maintain stable and accurate white balance and black level. Must be clamped to the sample value.
MUSE方式では、同期信号として正極同期、即ち映像信
号振幅内に同期信号が含まれる方式が採用されており、
水平同期信号については１水平走査期間に伝送される48
0点の標本値の内の12点しか割り当られていない。この
ため、1H（Ｈは水平走査周期を示す）毎にはクランプの
基準レベルが挿入されておらず、１フイールド毎に１ラ
イン基準レベルを示す標本値（色信号のニユートラルレ
ベル、例えば8bitで量子化した場合には128/256）が挿
入され伝送される。In the MUSE method, a positive signal synchronization is used as a synchronization signal, that is, a method in which a synchronization signal is included in the video signal amplitude is adopted.
The horizontal synchronization signal is transmitted during one horizontal scanning period.
Only 12 of the 0 sample values are assigned. For this reason, the reference level of the clamp is not inserted every 1H (H indicates the horizontal scanning cycle), and the sample value (neutral level of the color signal, for example, 8 bits, which indicates the one-line reference level for each field) When quantized, 128/256) is inserted and transmitted.
従つて、デイジタル的に定められた標本値となるよう
にクランプするには、例えば特開昭58−124373号公報等
により開示された手段を用いA/D変換されたMUSE信号中
の基準レベルが挿入されたラインの標本値を基準値と比
較し、A/D変換器前段のアナログクランパのクランプ電
位をフイードバツク制御することでクランプすることが
可能である。Therefore, in order to clamp the sample value so as to be a digitally determined sample value, for example, the reference level in the A / D-converted MUSE signal using the means disclosed in Japanese Patent Application Laid-Open No. Sho 58-124373 is used. The sampled value of the inserted line is compared with a reference value, and the clamp potential can be clamped by feedback-controlling the clamp potential of the analog clamper in the preceding stage of the A / D converter.
以上のようにMUSE方式の信号形式によればデイジタル
的に定められた標本値にクランプすることが可能となる
が、クランプの基準レベルの変化をフイールド周期で検
出するので、基準レベルの変動に対するクランプ回路の
追従性は必ずしも十分ではなく、例えば映像の場面が突
然切り換るような場合に、復調画像の色調や黒レベルが
変化し画質を損う問題がある。As described above, according to the signal format of the MUSE system, it is possible to clamp to a digitally determined sample value.However, since the change in the reference level of the clamp is detected in the field cycle, the clamp for the change in the reference level is performed. The followability of the circuit is not always sufficient. For example, when the video scene suddenly switches, there is a problem that the color tone and the black level of the demodulated image change and the image quality is impaired.
本発明の目的は、クランプ回路の追従性の向上を図る
ためのクランプレベルの検出回路を提供することにあ
る。An object of the present invention is to provide a clamp level detection circuit for improving the followability of a clamp circuit.
上記目的は、少なくともA/D変換されたMUSE信号中の
水平同期信号期間の標本値を1H単位で抽出，出力する第
１のレジスタと、この第１のレジスタの出力を1H遅延さ
せる第２のレジスタと、前記第１のレジスタと第２のレ
ジスタ各々の出力を加算する加算器とを具備し、前記加
算器の出力を用いてクランプ電位を制御することにより
達成される。The object is to provide a first register that extracts and outputs at least a sample value of a horizontal synchronization signal period in an A / D converted MUSE signal in units of 1H, and a second register that delays the output of the first register by 1H. This is achieved by providing a register, and an adder for adding the outputs of the first register and the second register, and controlling the clamp potential using the output of the adder.
MUSE方式の水平同期信号を、第 図に示す。図中の・
印は送信側の標本点を示す。水平同期信号は、この図の
ように波形がライン間で極性反転しており、標本化番号
６はクランプの基準値と同じ値に、標本化番号２から５
の標本値と、標本化番号７から11の標本値とは標本化番
号６の値に対する差の絶対値が等しくなる値に送信側で
定められ伝送される。よつて、標本化番号３から10の標
本点におけるライン間の標本値の平均値を求めることに
より伝送されるクランプの基準値と一致した値を、得る
ことができる。また、このことは受像機での再標本化の
位相が送信側の位相からずれている場合（図中の・印の
点と異る点で標本化された場合）でも同様に得ることが
できるので、送信側の標本値が正しく伝送されていない
状態でもクランプの基準値を誤ることはない。The horizontal synchronization signal of the MUSE system is shown in FIG. In the figure
The marks indicate the sample points on the transmitting side. The horizontal synchronizing signal has a waveform whose polarity is inverted between lines as shown in this figure, and the sampling number 6 becomes the same value as the clamp reference value, and the sampling numbers 2 to 5
And the sample values of sampling numbers 7 to 11 are determined on the transmitting side to a value at which the absolute value of the difference with respect to the value of sampling number 6 becomes equal and transmitted. Thus, a value that matches the reference value of the transmitted clamp can be obtained by determining the average value of the sample values between the lines at the sampling points of sampling numbers 3 to 10. This can also be obtained when the resampling phase in the receiver is shifted from the phase on the transmitting side (when the sampling is performed at a point different from the point indicated by the mark in the figure). Therefore, even if the sample value on the transmitting side is not transmitted correctly, the reference value of the clamp will not be mistaken.
よつて、第１のレジスタは、A/D変換されたMUSE信号
中の水平同期信号期間の標本値を1H毎に抽出するよう
に、第２のレジスタは、第１のレジスタの出力を1H遅延
させるように動作し、加算器は前記第1,第２のレジスタ
各々の出力を加算するので、水平同期信号の標本値をラ
イン間で加算することができる。よつて、前記加算器の
出力に得られる値が送信側で規定された値に量子化され
ているかどうか比較することにより、クランプの基準レ
ベルの変動を検出できる。これにより、クランプの基準
レベルの検出周期をフイールド周期から水平周期にでき
るのでフイードバツククランプ回路の広帯域化が図れ、
クランプの基準レベルの変動に対する追従性の向上を達
成できる。Therefore, the second register delays the output of the first register by 1H so that the first register extracts the sample value of the horizontal synchronization signal period in the A / D converted MUSE signal every 1H. And the adder adds the outputs of the first and second registers, so that the sample value of the horizontal synchronization signal can be added between lines. Thus, by comparing whether or not the value obtained at the output of the adder is quantized to a value specified on the transmission side, a change in the reference level of the clamp can be detected. As a result, the detection period of the reference level of the clamp can be changed from the field period to the horizontal period, so that the bandwidth of the feedback clamp circuit can be widened.
It is possible to achieve an improvement in followability to a change in the reference level of the clamp.
以下、本発明の一実施例を第１図により説明する。１
はMUSE信号の入力端子,2はコンデンサ,3はバツフア回
路,4はスイツチ,5はA/D変換器,6,7はレジスタ,8は加算
器,10はクランプ電位発生器,12は標本化クロツクの入力
端子,13はクランプレベル検出パルスの入力端子,14はク
ランプパルスの入力端子である。Hereinafter, an embodiment of the present invention will be described with reference to FIG. 1
Is a MUSE signal input terminal, 2 is a capacitor, 3 is a buffer circuit, 4 is a switch, 5 is an A / D converter, 6, 7 are registers, 8 is an adder, 10 is a clamp potential generator, and 12 is sampling. The clock input terminal, 13 is an input terminal for a clamp level detection pulse, and 14 is an input terminal for a clamp pulse.
入力端子１より入力するMUSE信号は、コンデンサ2,バ
ツフア回路3,スイツチ回路４から成るアナログクランパ
で、水平同期信号部分がクランプされる。水平同期信号
部分でクランプを行なうには、例えば入力端子14から供
給される2H周期のクランプパルススイツチ回路４を制御
して水平同期信号の立上りの前の平坦部分を基準電位11
にクランプすることで実現できるが、本発明の目的は水
平周期でクランプレベルの検出を実現し、フイードバツ
ククランプ回路の広帯域化を図ることにあり、水平同期
信号部分をクランプするフイードバツククランプ回路で
あれば本発明の効果が損なわれることはない。The MUSE signal input from the input terminal 1 is clamped by an analog clamper including a capacitor 2, a buffer circuit 3, and a switch circuit 4 to a horizontal synchronizing signal portion. To clamp at the horizontal synchronizing signal portion, for example, the clamp pulse switch circuit 4 of 2H cycle supplied from the input terminal 14 is controlled so that the flat portion before the rising of the horizontal synchronizing signal is set to the reference potential 11.
The purpose of the present invention is to realize the detection of the clamp level in the horizontal cycle and to widen the bandwidth of the feedback clamp circuit, and to provide a feedback clamp for clamping the horizontal synchronization signal portion. With a circuit, the effects of the present invention are not impaired.
このアナログクランパによつてクランプされたMUSE信
号は、A/D変換器５の入力に与えられ、入力端子12より
供給される標本化クロツクによりA/D変換され第１のレ
ジスタ６の入力に与えられる。第１のレジスタ６の出力
は第２のレジスタ７の入力と加算器８の一方の入力に接
続され、前記加算器８の他方の入力には前記第２のレジ
スタ７の出力が接続される。The MUSE signal clamped by the analog clamper is applied to the input of the A / D converter 5, A / D converted by the sampling clock supplied from the input terminal 12, and applied to the input of the first register 6. Can be The output of the first register 6 is connected to the input of the second register 7 and one input of the adder 8, and the other input of the adder 8 is connected to the output of the second register 7.
前記第1,第２のレジスタ6,7は、入力端子13から供給
されるクランプレベル検出パルスをトリガとして動作す
る。このクランプレベル検出パルスは、1H周期で前記第
１のレジスタ６に入力するデイジタル化MUSE信号の水平
同期信号の期間の標本化番号３から10の中の１つを抽出
するように、例えば10の標本値を前記第１のレジスタ６
に保持するタイミングで与えられる。よつて、第１のレ
ジスタ６の出力には水平同期信号の標本値列（この場
合、標本化番号10の標本値列）が、第２のレジスタ７に
は、この標本値列が１周期遅延したものが得られ、加算
器８の各々の入力には、1H期間離れた水平同期信号の同
一標本化番号の標本値同志が同時刻に与えられることに
なり、ライン間の標本値が加算器８の出力に得られ、入
力信号のクランプの基準レベルの量子化された値が求ま
る。The first and second registers 6 and 7 operate using a clamp level detection pulse supplied from the input terminal 13 as a trigger. This clamp level detection pulse is, for example, 10 samples so as to extract one of the sampling numbers 3 to 10 in the period of the horizontal synchronization signal of the digitized MUSE signal input to the first register 6 in the 1H cycle. The sample value is stored in the first register 6
At the timing when it is held. Accordingly, the output of the first register 6 has a sample value sequence of the horizontal synchronization signal (in this case, the sample value sequence of the sampling number 10), and the second register 7 has the sample value sequence delayed by one cycle. The sample values of the same sampling number of the horizontal synchronizing signal separated by 1H period are given to each input of the adder 8 at the same time, and the sample value between the lines is added to the adder 8. 8 to obtain the quantized value of the reference level of the clamp of the input signal.
この加算器８から得られる基準レベルの量子化値９
は、クランプ電位発生回路10に与えられる。このクラン
プ電位発生回路10は、基準レベルの量子化値９を定めら
れた量子化値と比較し、その誤差に応じてクランプの基
準電位11を変化させ、前記A/D変換器５に入力されるMUS
E信号のクランプ電位を補正するように動作する。補正
された結果は、前記加算器８から前記クランプ電位発生
回路10に帰還するフイードバツクループによつて定めら
れた量子値と一致するようにA/D変換器５前段に設けた
アナログクランパの基準電位が制御される。The reference level quantized value 9 obtained from the adder 8
Is supplied to the clamp potential generating circuit 10. The clamp potential generation circuit 10 compares the reference level quantization value 9 with a predetermined quantization value, changes the reference potential 11 of the clamp according to the error, and is input to the A / D converter 5. MUS
It operates to correct the clamp potential of the E signal. The corrected result is obtained by an analog clamper provided in the preceding stage of the A / D converter 5 so as to match a quantum value determined by a feedback loop which is fed back from the adder 8 to the clamp potential generating circuit 10. The reference potential is controlled.
本実施例によれば、水平同期信号部分の標本値からA/
D変換器にて量子化された入力信号のクランプの基準値
を算出することができるので、水平周期で基準値の変動
を検知し補正することを実現できるので追従性の向上が
図れる。According to the present embodiment, A / A
Since the reference value of the clamp of the input signal quantized by the D converter can be calculated, it is possible to detect and correct the fluctuation of the reference value in the horizontal cycle, so that the followability can be improved.
なお、水平同期信号はライン間で反転するが、フレー
ムパルスが送出された時点でリセツトされ、２ライン目
と３ライン目では同極性となつており、この場合３ライ
ン目には前記クランプレベル検出パルスを発生させない
ようにし、３ライン目の水平同期信号の標本値を抽出し
ないようにすることで誤動作を妨止できる。Although the horizontal synchronizing signal is inverted between lines, it is reset when a frame pulse is sent out, and the second line and the third line have the same polarity. In this case, the clamp level detection is performed on the third line. A malfunction can be prevented by not generating a pulse and not extracting a sample value of the horizontal synchronization signal on the third line.
次に本発明の他の実施例を第２図を用いて説明する。
15は加算器,16はクリア端子付のレジスタ,17は初期化パ
ルスの入力端子であり、他は先の実施例と同様である。Next, another embodiment of the present invention will be described with reference to FIG.
Reference numeral 15 denotes an adder, 16 denotes a register with a clear terminal, 17 denotes an input terminal for an initialization pulse, and the other components are the same as in the previous embodiment.
加算器15の一方の入力にはA/D変換器５の出力が、他
方の入力には第３のレジスタ16の出力が接続され、その
出力は前記第３のレジスタ16の入力に接続される。前記
第３のレジスタ16は、入力端子12から供給される標本化
クロツクで動作し、入力端子17から供給される初期化パ
ルスによつてレジスタの内容が初期化される。前記初期
化パルスは、水平同期信号期間の標本化番号の３から10
の期間のＮ（２≦Ｎ≦８）個の標本点の期間（例えば標
本化番号の３から５の期間）のみ第３のレジスタ16を動
作させ、それ以外の期間はレジスタの内容が初期化され
た状態になるように与えられる。よつて、第３のレジス
タ16が動作状態中には、水平同期信号の標本値が同期加
算されることになり、Ｎ個の標本値が積算された結果が
第１のレジスタ６に、入力端子13から供給されるクラン
プレベル検出パルスで保持され、その後第３のレジスタ
16は前記初期化パルスで初期化される。One input of the adder 15 is connected to the output of the A / D converter 5, the other input is connected to the output of the third register 16, and the output is connected to the input of the third register 16. . The third register 16 operates with a sampling clock supplied from the input terminal 12, and the contents of the register are initialized by an initialization pulse supplied from the input terminal 17. The initialization pulse has a sampling number of 3 to 10 in the horizontal synchronization signal period.
The third register 16 is operated only during the period of N (2.ltoreq.N.ltoreq.8) sampling points during the period (for example, the period of 3 to 5 of the sampling number), and the contents of the register are initialized during other periods. It is given to be in a state. Therefore, while the third register 16 is in the operating state, the sample values of the horizontal synchronizing signal are synchronously added, and the result obtained by integrating the N sample values is input to the first register 6 to the input terminal. 13 is held by the clamp level detection pulse supplied from
16 is initialized by the initialization pulse.
この結果、第１のレジスタ６の出力には、1H毎に水平
同期信号のＮ点の標本値の平均値の標本値列が得られ、
この標本値列について第２のレジスタ7,加算器８によつ
て先の実施例と同様な処理が施され、クランプ電位発生
回路10を制御する。As a result, a sample value sequence of the average value of the sample values at the N points of the horizontal synchronization signal is obtained at the output of the first register 6 every 1H,
The same processing as in the previous embodiment is performed on the sample value sequence by the second register 7 and the adder 8, and the clamp potential generation circuit 10 is controlled.
本実施例によれば、先の実施例と同様な効果が得られ
るとともに各水平同期信号期間のＮ個の標本値を同期加
算した結果を処理するので、入力信号に重畳されたノイ
ズの影響を軽減でき、クランプの基準レベルの検出精度
の向上が図れる。According to this embodiment, the same effect as the previous embodiment can be obtained, and the result of synchronously adding N sample values in each horizontal synchronization signal period is processed. Therefore, the influence of noise superimposed on the input signal can be reduced. Therefore, the accuracy of detecting the reference level of the clamp can be improved.
本発明によれば、クランプの基準レベルの検出を水平
同期で行なえるようになるので、フイードバツククラン
プ回路の広帯域化が図れ、基準レベルの変動に伴つて生
じる復調画像の色調ずれ等の画質劣化を抑圧することが
できる。According to the present invention, since the reference level of the clamp can be detected in a horizontal synchronization manner, the bandwidth of the feedback clamp circuit can be widened, and the image quality such as the color shift of the demodulated image caused by the fluctuation of the reference level can be achieved. Deterioration can be suppressed.
第１図は本発明の一実施例を示す図、第２図は本発明の
他の実施例を示す図、第３図は正極同期の水平同期信号
波形を示す図、である。 １……MUSE信号の入力端子、２……コンデンサ、３……
バツフア回路、４……スイツチ回路、５……A/D変換
器、6,7,16……レジスタ、8,15……加算器、10……クラ
ンプ電位発生回路、12……標本化クロツクの入力端子、
13……クランプレベル検出パルスの入力端子、14……ク
ランプパルスの入力端子、17……初期化パルスの入力端
子FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing another embodiment of the present invention, and FIG. 3 is a diagram showing a horizontal synchronizing signal waveform of positive electrode synchronization. 1 ... MUSE signal input terminal 2 ... capacitor 3 ...
Buffer circuit, 4 ... Switch circuit, 5 ... A / D converter, 6,7,16 ... Register, 8,15 ... Adder, 10 ... Clamp potential generation circuit, 12 ... Sampling clock Input terminal,
13: Clamp level detection pulse input terminal, 14: Clamp pulse input terminal, 17: Initialization pulse input terminal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 昇 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所家電研究所内 (72)発明者 中川 一三夫 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所家電研究所内 (56)参考文献 特開 昭62−29290（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continued on the front page (72) Noboru Kojima, 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Prefecture Inside the Home Appliances Research Laboratory, Hitachi, Ltd. (72) Kazuo Nakagawa 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa, Japan Hitachi, Ltd. Home Appliance Research Laboratory (56) References JP-A-62-29290 (JP, A)
Claims (1)
クランプするアナログクランパと、前記アナログクラン
パでクランプされた前記テレビジヨン信号が入力される
A/D変換器とを有し、A/D変換器の出力信号の値に応じて
前記アナログクランパを制御するフイードバツククラン
プ回路に使用されるクランプレベル検出回路であつて、
A/D変換されたテレビジヨン信号中の正極同期の水平同
期信号期間の標本値もしくは、水平同期信号期間中のＮ
個の標本値の平均値を１水平走査周期毎に格納、出力す
る第１のレジスタと、前記第１のレジスタの出力信号を
１水平走査周期遅延させる第２のレジスタと、前記第1,
第２のレジスタの各々の出力信号を加算する加算器とを
具備し、前記加算器の出力信号でアナログクランパのク
ランプ電位を制御することを特徴とするMUSE受像機のク
ランプレベル検出回路。An analog clamper for clamping a television signal having a positive synchronization signal, and the television signal clamped by the analog clamper are input.
A clamp level detection circuit having an A / D converter and used in a feedback clamp circuit for controlling the analog clamper according to the value of an output signal of the A / D converter;
The sample value of the positive-synchro- nous horizontal synchronizing signal period in the A / D-converted television signal or N in the horizontal synchronizing signal period.
A first register that stores and outputs an average value of the sample values for each horizontal scanning cycle, a second register that delays an output signal of the first register by one horizontal scanning cycle,
An adder for adding output signals of the second register, wherein a clamp potential of an analog clamper is controlled by the output signal of the adder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266030A JP2599448B2 (en) | 1988-10-24 | 1988-10-24 | Clamp level detection circuit of MUSE receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266030A JP2599448B2 (en) | 1988-10-24 | 1988-10-24 | Clamp level detection circuit of MUSE receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113687A JPH02113687A (en) | 1990-04-25 |
| JP2599448B2 true JP2599448B2 (en) | 1997-04-09 |
Family
ID=17425413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266030A Expired - Lifetime JP2599448B2 (en) | 1988-10-24 | 1988-10-24 | Clamp level detection circuit of MUSE receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599448B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006226004A (en) * | 2005-02-18 | 2006-08-31 | Tostem Corp | Opening equipment |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229290A (en) * | 1985-07-30 | 1987-02-07 | Nec Home Electronics Ltd | Automatic level adjusting device for muse system |
-
1988
- 1988-10-24 JP JP63266030A patent/JP2599448B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113687A (en) | 1990-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5457494A (en) | Image pickup signal processing apparatus | |
| KR960002698B1 (en) | Clamping circuit | |
| EP0078052B2 (en) | Pal digital video signal processing arrangement | |
| US4562456A (en) | Analog-to-digital conversion apparatus including a circuit to substitute calculated values when the dynamic range of the converter is exceeded | |
| JP2599448B2 (en) | Clamp level detection circuit of MUSE receiver | |
| JP2502873B2 (en) | Color signal contour correction device | |
| US7095452B2 (en) | Clamp circuit for clamping a digital video signal | |
| US6441871B1 (en) | Method for correcting amplitude of synchronizing signal of composite video signal and device therefor | |
| US4984070A (en) | Picture quality improving apparatus capable of reducing deterioration of interpolated signal | |
| KR950005599B1 (en) | Signal offset circuitry for digital deghosting system | |
| JP2770854B2 (en) | DC regeneration circuit | |
| JPS6211392A (en) | Keying signal generating circuit | |
| JP2514183B2 (en) | Phase detection circuit | |
| KR960003665B1 (en) | I-axis detecting circuit provided in color demodulating circuit of tv receiver | |
| KR960001516B1 (en) | Image reduction processing apparatus | |
| JP2785339B2 (en) | Clamp circuit | |
| JPH0584113B2 (en) | ||
| JP2528948B2 (en) | Video signal clamp circuit | |
| JPH0341891A (en) | Digital type phase locked loop circuit | |
| JPH07274038A (en) | Clamping circuit | |
| JPH01221990A (en) | System for synchronously processing television signal | |
| JPH07336557A (en) | High vision receiver | |
| JPH0870392A (en) | Clamp control circuit | |
| JPH04322567A (en) | Clamp circuit | |
| JPH1168565A (en) | Delay-processing circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |