JP2594666B2 - Frequency information generation circuit for sampling clock - Google Patents
Frequency information generation circuit for sampling clockInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は標本化クロックの周波数情報生成回路に関
し、特にアナログ信号を標本化してディジタル伝送する
際に標本化クロックを送信側と受信側で一致させるため
の標本化クロック同期回路の送受信側に用いる周波数情
報生成回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency information generating circuit for a sampling clock, and more particularly, when sampling an analog signal and digitally transmitting the sampled signal, the sampling clock coincides with the transmitting side and the receiving side. The present invention relates to a frequency information generating circuit used on the transmitting and receiving side of a sampling clock synchronization circuit for causing the sampling clock synchronizing circuit to perform the operation.
アナログ信号を標本化してディジタル伝送する場合、
送信側の標本化クロックと受信側の標本化クロックの周
波数を一致させる必要があり、標本化クロックと伝送路
クロックが非同期の場合には、スタッフィングを行なっ
たり周波数情報を伝送して受信側で送信側と同じ周波数
の標本化クロックを再生している。When sampling an analog signal and transmitting it digitally,
When the frequency of the sampling clock on the transmitting side and the frequency of the sampling clock on the receiving side need to match, if the sampling clock and the transmission line clock are asynchronous, stuffing is performed or frequency information is transmitted and transmitted on the receiving side. The sampling clock of the same frequency as the side is reproduced.
周波数情報というのは、標本化クロックの周波数を、
送・受で周波数が一致している伝送路クロックを時間基
準にして測定した結果を表示するデータである。受信側
では、この周波数情報の値を用いて標本化クロックを再
生する。Frequency information refers to the frequency of the sampling clock,
This is data indicating the result of measurement based on the time of a transmission line clock having the same frequency in transmission and reception. On the receiving side, the sampling clock is reproduced using the value of the frequency information.
まず従来の標本化クロックの周波数情報生成回路を第
３図に例示する。第３図において、端子１から入力され
た標本化クロックは計数器４で計数される。端子２から
入力された伝送路クロックは分周器５で分周されて標本
化クロックに比べて十分長い周期のクロックに変換され
る。この分周器５の出力信号により計数器４を周期的に
リセットすると共に、リセット直前の計数器４の計数値
をレジスタ６に取り込み、これを標本化クロックの周波
数情報として端子３から出力する。First, a conventional sampling clock frequency information generating circuit is illustrated in FIG. In FIG. 3, the sampling clock input from the terminal 1 is counted by the counter 4. The transmission line clock input from the terminal 2 is frequency-divided by the frequency divider 5 and converted into a clock having a sufficiently longer cycle than the sampling clock. The counter 4 is periodically reset by the output signal of the frequency divider 5, and the count value of the counter 4 immediately before the reset is taken into the register 6, and this is output from the terminal 3 as frequency information of the sampling clock.
次に従来の標本化クロックの再生回路を第４図に例示
する。第４図において、端子11からは送信側から伝送さ
れてきた周波数情報が入力される。この周波数情報と周
波数情報生成回路20（第３図と同一構成）のレジスタ６
から出力される受信側の再生クロックに対する周波数情
報との差分を減算器12で演算する。減算器12から出力さ
れる差分値を積分器13で積分し、ディジタル・アナログ
変換器（D/A）14でアナログ信号に変換した信号によ
り、標本化クロックを再生する電圧制御発振器15の発振
周波数を制御する。電圧制御発振器15から出力された標
本化クロックは計数器４で計数される。端子２からは伝
送路クロックが入力され、これを分周器５で分周した信
号により計数器４をリセットすると共に、リセット直前
の計数器４の計数値をレジスタ６に取り込み、これを受
信側の再生クロックに対する周波数情報として減算器12
に出力する。Next, FIG. 4 illustrates a conventional sampling clock reproducing circuit. In FIG. 4, frequency information transmitted from a transmitting side is input from a terminal 11. The frequency information and the register 6 of the frequency information generation circuit 20 (the same configuration as in FIG. 3)
The subtracter 12 calculates the difference between the frequency information and the reproduced clock on the receiving side, which is output from the multiplexor. The oscillation frequency of a voltage-controlled oscillator 15 that reproduces a sampling clock based on a signal obtained by integrating the difference value output from the subtracter 12 with an integrator 13 and converting the signal into an analog signal with a digital / analog converter (D / A) 14 Control. The sampling clock output from the voltage controlled oscillator 15 is counted by the counter 4. The transmission line clock is input from the terminal 2 and the counter 4 is reset by a signal obtained by dividing the transmission line clock by the frequency divider 5, and the count value of the counter 4 immediately before the reset is taken into the register 6. Subtractor 12 as frequency information for the reproduced clock of
Output to
上述した従来の標本化クロック周波数情報生成回路で
は、標本化クロックを一定周期で計数するたび毎に計数
器をリセットしているため、リセットパルスと計数器の
計数クロックの立上がりとが重なると、そのクロックが
計数されず、実際の標本化クロックよりわずかに低い周
波数が周波数情報として出力されるという欠点がある。
従って、この誤差分だけ標本化クロックの同期回路にお
いて制御誤差が生ずるという欠点がある。In the above-described conventional sampling clock frequency information generation circuit, the counter is reset every time the sampling clock is counted at a fixed period. Therefore, when the reset pulse and the rising edge of the counting clock of the counter overlap, the counter is reset. There is a disadvantage that the clock is not counted and a frequency slightly lower than the actual sampling clock is output as frequency information.
Therefore, there is a disadvantage that a control error occurs in the sampling clock synchronous circuit by the amount of the error.
本発明の周波数情報生成回路は、標本化クロックを計
数する計数器と、伝送路クロックを分周する分周器と、
前記分周器の出力信号により前記計数器の出力信号を取
り込む第１のレジスタと、前記分周器の出力信号により
前記第１のレジスタの出力信号を取り込む第２のレジス
タと、前記第１および第２のレジスタの出力値の差演算
の結果を周波数情報として出力する減算器とを備えてい
る。A frequency information generation circuit according to the present invention includes a counter for counting a sampling clock, a frequency divider for dividing a transmission line clock,
A first register that captures an output signal of the counter by an output signal of the frequency divider, a second register that captures an output signal of the first register by an output signal of the frequency divider, A subtractor for outputting the result of the difference operation between the output values of the second register as frequency information.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。
第１図において、端子１は標本化クロックが入力される
端子では計数器４に接続され、計数器４の出力はレジス
タ６に入力され、レジスタ６の出力はレジスタ７に入力
されている。端子２は伝送路クロックが入力される端子
で、分周器５に接続され、分周器５の出力はレジスタ６
およびレジスタ７のクロック端子に接続されている。減
算器８の２つの入力端子のうち一方はレジスタ６の出力
に、もう一方はレジスタ７の出力に接続され、減算器８
の出力は端子３に接続されて、ここから周波数情報が出
力される。FIG. 1 is a block diagram showing one embodiment of the present invention.
In FIG. 1, a terminal 1 is connected to a counter 4 at a terminal to which a sampling clock is input, an output of the counter 4 is input to a register 6, and an output of the register 6 is input to a register 7. A terminal 2 is a terminal to which a transmission line clock is input, and is connected to the frequency divider 5.
And the clock terminal of the register 7. One of the two input terminals of the subtractor 8 is connected to the output of the register 6, and the other is connected to the output of the register 7.
Is connected to a terminal 3, from which frequency information is output.
本実施例の動作につき、NTSCカラーテレビジョン信号
を副搬送波の４倍である14.3MHzで標本化し、139.264MH
zで伝送する場合を例にして説明する。For the operation of this embodiment, the NTSC color television signal is sampled at 14.3 MHz, which is four times the subcarrier, and 139.264 MHz.
The case of transmission by z will be described as an example.
端子２から入力された139.264MHzの伝送路クロック
は、分周器５で5013504分周されて約27.8Hzとなる。こ
の分周比をあまり大きくすると周波数情報の生成間隔が
長くなって受信側で標本化クロックを再生する時の引込
み時間が長くなるし、逆にあまり小さくすると周波数情
報の変動（周波数情報の絶対値に対する変動幅の割合）
が大きくなり、受信側で標本化クロックを再生する時の
安定性が悪くなる。計数器４での標本化クロックの計数
結果を、分周器５から出力される27.8Hzのクロックでレ
ジスタ６とレジスタ７とに読み込み、減算器８でレジス
タ７の値からレジスタ６の値を引算すると、1/27.8
（秒）の周期で計数した標本化クロックの計数値が得ら
れ、これを周波数情報として出力する。この場合、値と
しては約5.2×105となり、２進法で表すと19ビット必要
だが、例えば標本化クロックの変動範囲が±200ppm、伝
送路クロックの変動範囲が±20ppmとすると、周波数情
報の値としては±114しか変動しないので、周波数情報
として19ビットをすべて伝送する必要はなく、下位８ビ
ットを伝送すれば良い。従って、計数器４、レジスタ６
および７はおのおの８ビットの精度があれば良い。標本
化クロック同期回路では上述した第１図の周波数情報生
成回路を送信側及び受信側に使用し、送信側では生成し
た送信側標本化クロックの周波数情報を主信号と多重化
して受信側へ伝送する。（図示せず） 受信側でも受信側で発生した標本化クロックの周波数
情報を第１図の周波数情報生成回路を用いて生成し、送
信側から送られて来た周波数情報とこの受信側で生成し
た周波数情報とを比較し、受信側の標本化クロック発生
回路を制御し送信側と同期をとる。即ち送信側の標本化
クロックを再生している。The 139.264 MHz transmission line clock input from the terminal 2 is frequency-divided by the frequency divider 5 by 5013504 to be about 27.8 Hz. If the frequency division ratio is too large, the generation interval of the frequency information is lengthened and the reception time when reproducing the sampling clock on the receiving side is lengthened. Conversely, if the frequency ratio is too small, the fluctuation of the frequency information (the absolute value of the frequency information) Ratio of fluctuation range)
And the stability when the sampling clock is reproduced on the receiving side is deteriorated. The result of counting the sampling clock by the counter 4 is read into the registers 6 and 7 by the 27.8 Hz clock output from the frequency divider 5, and the value of the register 6 is subtracted from the value of the register 7 by the subtractor 8. When calculated, 1 / 27.8
A count value of the sampling clock counted in the cycle of (seconds) is obtained, and this is output as frequency information. In this case, the value is about 5.2 × 10 5 , and 19 bits are required in the binary system. For example, if the fluctuation range of the sampling clock is ± 200 ppm and the fluctuation range of the transmission line clock is ± 20 ppm, the frequency information Since the value changes only by ± 114, it is not necessary to transmit all 19 bits as the frequency information, and it is sufficient to transmit the lower 8 bits. Therefore, the counter 4 and the register 6
And 7 need only have 8-bit precision. In the sampling clock synchronization circuit, the above-described frequency information generation circuit shown in FIG. 1 is used on the transmission side and the reception side. I do. The receiving side also generates the frequency information of the sampling clock generated on the receiving side by using the frequency information generating circuit of FIG. 1, and generates the frequency information sent from the transmitting side and the receiving side. The frequency information is compared with the frequency information, and the sampling clock generating circuit on the receiving side is controlled to synchronize with the transmitting side. That is, the sampling clock on the transmission side is reproduced.
第２図はこの標本化クロック同期回路の受信側のブロ
ック図である。第２図において、端子１は送信側から伝
送されてきた周波数情報が入力される端子で減算器12の
２つの入力端のうち一方の入力端に接続されている。減
算器12のもう一方の入力端には周波数情報生成回路10
（第１図の同一構成）の減算器８の出力端が接続されて
いる。減算器12の出力は積分器13およびD/A 14を介して
電圧制御発振器15の制御端子に接続されている。電圧制
御発振器15の出力は端子１に接続されて、ここから受信
側の再生クロックが出力されると共に、計数器４のクロ
ック入力端に接続されている。計数器４の出力はレジス
タ６を介してレジスタ７および減算器８の２つの入力端
のうち一方の入力端に接続され、レジスタ６の出力が減
算器８のもう一方の入力端に接続されている。端子２は
伝送路クロックが入力される端子で、分周器５に接続さ
れ、分周器５の出力はレジスタ６およびレジスタ７のク
ロック入力端に接続されている。FIG. 2 is a block diagram of the receiving side of the sampling clock synchronization circuit. In FIG. 2, a terminal 1 is a terminal to which frequency information transmitted from the transmitting side is input, and is connected to one of two input terminals of the subtractor 12. The other input terminal of the subtractor 12 has a frequency information generation circuit 10
The output terminal of the subtractor 8 (same configuration as in FIG. 1) is connected. The output of the subtractor 12 is connected to the control terminal of the voltage controlled oscillator 15 via the integrator 13 and the D / A 14. An output of the voltage controlled oscillator 15 is connected to a terminal 1, from which a reproduced clock on the receiving side is output, and also connected to a clock input terminal of the counter 4. The output of the counter 4 is connected to one of the two input terminals of the register 7 and the subtractor 8 via the register 6, and the output of the register 6 is connected to the other input terminal of the subtracter 8. I have. The terminal 2 is a terminal to which the transmission line clock is input, and is connected to the frequency divider 5. The output of the frequency divider 5 is connected to the clock input terminals of the registers 6 and 7.
第１図と同じNTSCカラーテレビジョン信号の標本化の
場合、計数器４で計数される再生クロックの計数値を、
分周器５から出力される27.8Hzのクロックでレジスタ６
とレジスタ７とに読み込み、減算器８で引算すると、1/
27.8（秒）の周期で計数した再生クロックの計数値が得
られる。これを再生クロックに対する周波数情報とし、
この周波数情報と端子１から入録される送信側の周波数
情報との差分を減算器12で演算し、差分身号を積分器13
で積分してD/A 14でアナログ信号へ変換して、その出力
信号によって減算器12からの差分信号が０となるように
電圧制御発振器15の発振周波数を制御する。この動作に
より、送信側の標本化クロックと同一周波数のクロック
を再生できる。In the case of sampling the same NTSC color television signal as in FIG. 1, the count value of the reproduction clock counted by the counter 4 is
Register 6 with 27.8 Hz clock output from frequency divider 5
Is read into the register 7 and subtracted by the subtractor 8 to obtain 1 /
The count value of the reproduced clock counted in the cycle of 27.8 (seconds) is obtained. This is frequency information for the recovered clock,
The difference between this frequency information and the frequency information on the transmitting side recorded from the terminal 1 is calculated by the subtractor 12, and the difference signal is calculated by the integrator 13.
, And is converted into an analog signal by the D / A 14, and the output signal controls the oscillation frequency of the voltage controlled oscillator 15 so that the difference signal from the subtractor 12 becomes zero. By this operation, a clock having the same frequency as the sampling clock on the transmission side can be reproduced.
周波数情報の値としては、この場合約5.2×105とな
り、２進法で表すと19ビット必要だが、例えば標本化ク
ロックの変動範囲が±200ppm、伝送路クロックの変動範
囲が±20ppmとすると、周波数情報の値としては±114し
か変動しないので、周波数情報として19ビットは必要な
く、下位８ビットであれば良い。従って、計数器４、レ
ジスタ６および７はおのおの８ビットの精度があれば良
いことになる。この場合、標本化クロックと伝送路クロ
ックとが中心周波数の周波数情報の値が８ビットで表せ
る最大数である256の1/2の128近くになるようにしてお
けば、制御範囲内の周波数変動に対して減算器12での演
算を正しく行なわせることができる。In this case, the value of the frequency information is about 5.2 × 10 5 , which is 19 bits required in a binary system. For example, if the variation range of the sampling clock is ± 200 ppm and the variation range of the transmission line clock is ± 20 ppm, Since the value of the frequency information fluctuates only by ± 114, 19 bits are not required as the frequency information, and the lower 8 bits may be used. Therefore, the counter 4 and the registers 6 and 7 only need to have 8-bit precision. In this case, if the value of the frequency information of the center frequency of the sampling clock and the transmission line clock is set to be close to 128, which is 1/2 of 256, which is the maximum number that can be represented by 8 bits, the frequency fluctuation within the control range is obtained. , The calculation in the subtractor 12 can be performed correctly.
以上説明したように本発明は、標本化クロックを計数
する際に計数周期毎にリセットしないで周波数情報を生
成しているので、リセット時のタイミングの重なりに起
因する周波数情報の誤差を無くすことができ、従って標
本化クロック同期回路に使用した時は制御誤差を無くす
効果がある。As described above, according to the present invention, when counting the sampling clock, the frequency information is generated without resetting for each counting cycle. Therefore, it is possible to eliminate the error of the frequency information caused by the overlap of the timing at the time of resetting. Therefore, when used in a sampling clock synchronous circuit, there is an effect of eliminating a control error.
第１図および第２図は本発明の一実施例を示すブロック
図、第３図および第４図は従来の回路を例示するブロッ
ク図である。 １〜3,11……入力端子、４……計数器、５……分周器、
6,7……レジスタ、8,12……減算器、10,20……周波数情
報生成回路、13……積分器、14……ディジタル・アナロ
グ変換器（D/A）、15……電圧制御発振器。1 and 2 are block diagrams showing an embodiment of the present invention, and FIGS. 3 and 4 are block diagrams illustrating a conventional circuit. 1-3,11 ... input terminal, 4 ... counter, 5 ... frequency divider,
6,7 register, 8,12 subtractor, 10,20 frequency information generation circuit, 13 integrator, 14 digital / analog converter (D / A), 15 voltage control Oscillator.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野原 琢也 東京都港区西新橋３丁目20番４号 日本 電気エンジニアリング株式会社内 (56)参考文献 特開 昭63−234454（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Takuya Nohara 3-20-4 Nishishinbashi, Minato-ku, Tokyo Japan Electric Engineering Co., Ltd. (56) References JP-A-63-234454 (JP, A)
Claims (1)
路クロックを分周する分周器と、前記分周器の出力信号
により前記計数器の出力信号を取り込む第１のレジスタ
と、前記分周器の出力信号により前記第１のレジスタの
出力信号を取り込む第２のレジスタと、前記第１および
第２のレジスタの出力値の差演算の結果を周波数情報と
して出力する減算器とを備えていることを特徴とする標
本化クロックの周波数情報生成回路。1. A counter for counting a sampling clock, a frequency divider for dividing a transmission line clock, a first register for receiving an output signal of the counter based on an output signal of the frequency divider, A second register that captures an output signal of the first register based on an output signal of the frequency divider; and a subtractor that outputs, as frequency information, a result of a difference operation between output values of the first and second registers. And a sampling clock frequency information generating circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043209A JP2594666B2 (en) | 1990-02-23 | 1990-02-23 | Frequency information generation circuit for sampling clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043209A JP2594666B2 (en) | 1990-02-23 | 1990-02-23 | Frequency information generation circuit for sampling clock |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03247042A JPH03247042A (en) | 1991-11-05 |
| JP2594666B2 true JP2594666B2 (en) | 1997-03-26 |
Family
ID=12657531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043209A Expired - Lifetime JP2594666B2 (en) | 1990-02-23 | 1990-02-23 | Frequency information generation circuit for sampling clock |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594666B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3491607B2 (en) | 2000-10-04 | 2004-01-26 | 日本電気株式会社 | Clock frequency information transfer system |
| JP2006237818A (en) * | 2005-02-23 | 2006-09-07 | Ikegami Tsushinki Co Ltd | Clock recovery circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234454A (en) * | 1987-03-24 | 1988-09-29 | Hitachi Ltd | Reproducing system of sampling clock for decoding |
-
1990
- 1990-02-23 JP JP2043209A patent/JP2594666B2/en not_active Expired - Lifetime
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| JP4644504B2 (en) * | 2005-02-23 | 2011-03-02 | 池上通信機株式会社 | Clock recovery circuit |
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|---|---|
| JPH03247042A (en) | 1991-11-05 |
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