JP2592878B2

JP2592878B2 - 汎用プログラマブルカウンタ，タイマー及びアドレス登録モジュール

Info

Publication number: JP2592878B2
Application number: JP62503096A
Authority: JP
Inventors: エイレベル，ジョセフ
Original assignee: Grumman Aerospace Corp
Current assignee: Grumman Corp
Priority date: 1986-05-06
Filing date: 1987-05-04
Publication date: 1997-03-19
Anticipated expiration: 2012-03-19
Also published as: EP0269676A4; CA1286785C; JPS63503251A; EP0269676A1; WO1987007054A1

Description

【発明の詳細な説明】技術分野本発明は、検査機器の交換ボード用のタイミング或は
アドレス登録（レジスタ）機能を形成する汎用プログラ
マブルモジュールに関する。特に、本発明は、計数タイ
マー、任意関数発生器、実時間デジタイザー及びピン電
子刺激応答発生器のためのマイクロコンピュータプログ
ラマブル時間基準発生器及びデータを機器内のメモリに
正規的に出入（アクセス）させるアドレスレジスタモジ
ュールに関する。

背景技術自動検査機器に使用される電子機器は、正確で高精度
の時間基準発生器及び累算器を持っていなければならな
い。更に、時間基準発生器は、検査手順においてある程
度の柔軟性を確保するために、種々のモードにプログラ
ムできて、計数タイマー、乱数発生器及び実時間デジタ
イザーのような機器において有用でなければならない。
更に、このような機器にとっては、機器を直接操作し、
機器で発生したデータを集積するコンピュータ或はマイ
クロコンピュータが必要である。

従来の機器の時間基準発生器及びコンピュータのメモ
リのインターフェースは、機器を操作し、マイクロコン
ピュータと好ましくインターフェースするに要求される
複雑な関数を形成する膨大な論理回路が要求されてい
た。このような論理回路は、通常多くの集積回路ICが要
求される。各特殊な回路毎に設計費用が高く、勿論、ハ
ードワイヤ費用も高い。また、このような回路には、相
当広い回路基板面積が要求され、更に費用を上昇させて
いる。電力消費量も高くなりがちで、従って過剰な熱量
も発生する。この熱量で、信頼性が思った程向上せず、
偶発的故障の発見が困難で、修理に時間が掛かる。

発明の開示本発明によれば、カウンタ／タイマー、時間基準発生
器及びメモリアドレス制御或は登録として有用なプログ
ラマブル装置が形成されている。この装置は、クロック
入力信号を受信する手段と、コンピュータからの入力を
形成するコンピュータ入力手段とを備えている。処理手
段は、少なくとも一個のクロック入力信号及びコンピュ
ータからの入力を処理して、少なくとも一個の出力を形
成している。制御手段は、生成出力の行先を決定するた
めにコンピュータからの更なる入力に従って処理手段を
制御する。出力選択手段は、装置の外部で使用するため
に供給された少なくとも一個の出力を選択している。

少なくとも一個の切換器を含む出力選択手段は、コン
ピュータからの追加の入力に応答して少なくとも一個の
出力を選択する。この切換器は、直接メモリをアドレス
するのに有用な回路を持っている。

処理手段はクロック入力信号に応答する計数器（カウ
ンタ）を含んでいる。勿論、コンピュータからの入力に
従って計数器を予めロードする手段も形成されている。
レジスタは計数器内の計数値を記憶している。

コンピュータ入力手段は、データを受送信する双方向
性データ手段を含んでいる。勿論、それは計数器にロー
ドされたデータを記憶する入力データバッファも備えて
いる。更に、コンピュータ入力手段は、コンピュータか
らの更なる入力を記憶する命令バッファ或はレジスタを
含んでいる。

レジスタ及び計数器が出力選択手段への出力を形成し
ている。

もし、クロックの周波数が高いならば、プログラマブ
ルプリスケーラが計数器による使用用に好適な周波数に
分割するために形成されてもよい。このプリスケーラが
コンピュータからの入力に従ってプログラムできる。

本発明を容易に効果的に実行するためには、添付図面
を参照して以下に説明している。

図面の簡単な説明第１図は本発明による汎用プログラマブル計数／タイ
マーアドレス登録モジュールのブロック図、第2A図は第
１図の出力切換器の一部概要図、第2B図は第１図の出力
切換器の追加部分の概略図、第2C図は第１図の出力切換
器の更なる部分の概略図、第2D図は第１図の出力切換器
の残り部分の概略図、第３図は第１図の命令バッファの
概略図、第４図は第１図の入力データバッファの概略
図、第５図は第１図の１次計数器の概略図、第６図は第
１図のポインタラッチ及び外部起動制御器の概略図、第
7A図は第１図のプリスケーラ及び制御器の一部概略図、
第7B図は第１図のプリスケーラ及び制御器の残り部分の
概略図、第８図は第１図の入力及びクロック制御器の入
力制御部の概略図、第９図は第１図の入力及びクロック
制御器のクロック制御部の概略図、第10図は３個のモジ
ュールを使用した第１図の計数器の概略図、第11図は３
個のモジュールを使用した第１図の乱数発生器の概略
図、第12図は３個のモジュールを使用した第１図の実時
間デジタイザーの概略図、第13図は２個のモジュールを
使用した第１図のデジタル語発生器の概略図である。

発明を実施するための最良の形態本発明の装置は、カリフォルニア州サンジエゴのアプ
ライドマイクロサーキッツ社の半導体製造者から普
通に市販されている型のゲートアレー上で２層の金属配
線を堆積させて構成されるのが好ましい。結果の半導体
チップは100ピンのグリッドアレー（格子配列のピンを
持つ包装体）に封止されている。このような本発明によ
るグリッドアレーは、回路基板において31.75×31.75mm
²の面積と、約5.08mmの高さとを占有するが、ゲート回
路が全部有効に利用された応用例において、約60〜70個
の従来の集積回路と置換できる。

図面を理解する目的のために、５文字の形態のピン指
定シンボルを持つ入出力回路は、装置20の外部と接続さ
れる場合に太線で、内部結線の場合に細線で示されてい
る。

第１〜９図を更に理解する目的のために、次の表には
本発明による装置の種々のバスを示すシンボルが指定さ
れている。バス指定シンボルアドレスバス22 ADDR 内部データバス36 DBUS プログラマブルバス45 MBUS ロードバス55 LBUS カウントバス60 CBUS ラッチバス64 PBUS ステータスバス72 SBUS 第１〜９図に使用された次のシンボルは、意味が以下
に示されている。

E/E ECLからECLへの変換（操作） T/E TTLからECLへの変換Ｓ出力セル FF フリップフロップＨ高速ゲート 1.2 ゲートの遅延時間（ナノ秒） 1.3等接地に対する第１〜９図における全基準はECL論理の
０を意味している。

第１図のブロック図を参照すると、本発明の装置20に
とっては、図示しないマイクロコンピュータと、種々の
機能毎に相互接続が形成されている。12ビットアドレス
バス22上のデータによって形成されるアドレス機能は、
装置20との使用毎マイクロコンピュータがメモリのある
領域を割り当てることを許容する。アドレスバス22上の
データは、入力及びクロック制御器24及び第2A図、第2B
図、第2C図及び第2D図の出力切換器28の８対１切換器
（マルチプレクサ）26に供給されている。アドレスバス
22の最下位から３ビット（第０、第１及び第２ビット）
までは、装置20において、後述するようにロード或は読
込まれる３個の内部レジスタを指定するために使用され
ている。

従来の８ビット型或は高精度用に16ビット型の双方向
性トライステート（３状態）データバス30の手段によっ
て、マイクロコンピュータメモリの指定領域からのデー
タが装置20に要求され、或は装置20からのデータがメモ
リに供給されてもよい。従って、これらデータバス30の
末端には、トライステート双方向性の受信／駆動回路32
（第2A図、第2B図、第2C図及び第2D図）が各々接続され
て、装置20と連通している。切換器26の出力からのデー
タは、内部バス34を経由して受信／駆動回路32の入力に
供給され、その後、データバス30に送られて、マイクロ
コンピュータへ供給されている。一方、データバス30に
現れたデータは、８ビットの内部データバス36に回送さ
れて、装置20内の選択レジスタに分配される。受信／駆
動回路32の直接操作は、入力及びクロック制御器24から
バス38に供給される制御信号によって決定される。勿
論、バス38は、出力切換器28の８対１切換器26及び２対
１切換器40（第2A図、第2B図、第2C図及び第2D図）にも
制御信号を供給している。

内部データバス36のデータは、命令バッファ42、入力
データバッファ44及びプリスケーラ及び制御器48（第7A
図及び第7B図）の制御レジスタ46に供給されている。

勿論、マイクロコンピュータへの装置20との相互接続
に必要なバスは、後述するように、チップ選択機能、電
源供給時のカウンタ及びレジスタの初期化用の無条件ク
リア用のクリア機能、読取及び書込機能及び他の機能の
ために入力及びクロック制御器24に入力を供給する制御
バス50である。勿論、装置20のタイミング機能が図示し
ない外部クロックと同期させることも必要である。この
結果、ECL対応入力端にはプリスケーラ及び制御器48の
プリスケーラ49の入力として、100MH_Zのクロック信号が
供給され、TTL入力端には後述するように100MH_Zより低
い周波数が供給されている。プリスケーラ49は、バス52
に現れる入力及びクロック制御器24からの命令信号に従
って制御レジスタ46からプログラミングバス45の信号に
よって、種々の時間基準を形成するようにプログラムさ
れている。勿論、バス52は、入力及びクロック制御器24
からの命令信号を命令バッファ42に供給している。プリ
スケーラ49からのパルスは、ライン51によって入力及び
クロック制御器24に供給されている。

装置20からのデータは、データバス30を経由しない
で、２対１切換器40の各出力から12ビットECL出力バス5
6或は12ビットTTL出力バス58の手段によって、マイクロ
コンピュータのメモリに直接供給されている。この切換
器40は、バス56及び58を通って、アドレスバス22に接続
された入力の第１のグループ、或は１次カウンタ54の計
数に対応したデータを持つ計数バス60に接続された入力
の第２のグループからのデータを供給できる。１次カウ
ンタ54は、入力データバッファ44からロードバス55に運
ばれたデータを予めロードしてもよい。

８対１切換器26に接続された８組の入力群のいずれか
は、バス38上の制御信号の指図下で、バス34からトライ
ステート受信／駆動回路32を経由して、双方向性データ
バス30に配置できる。８対１切換器26の第１及び第２の
入力には、２対１切換器40のこれら入力と同様に、計数
バス60及びアドレスバス22が各々接続されている。

この切換器26の第３の入力には、ラッチバス64を経由
してポインタラッチ62の出力が供給されている。このポ
インタラッチ62は、第６図に示すように、外部起動制御
器68からのライン66の制御信号で指図させられた時に、
１次カウンタから計数バス60に供給された計数値を記憶
する。この制御信号は、入力及びクロック制御器24から
ライン70を経て外部起動制御器68に供給されたクロック
パルスによって、クロックと同期している。

切換器26の第４の入力には、命令バッファ42から状態
バス72を経由したデータが供給されている。勿論、状態
バス72上のデータは、入力及びクロック制御器24にも供
給されて、ある選択信号の状態を示し、幾つかが装置20
の操作に不必要であるが、装置20を好ましく機能したか
否かの自動検査装置による決定を容易にする役割を果た
している。

切換器26の他の入力には、１次カウンタ54から始まっ
て、カウンタ54の状態を示す状態データを供給する計数
状態バス74が接続されている。勿論、計数状態バス74
は、入力及びクロック制御器24に状態データを供給し、
一連のピン76を経由して装置20の外部と接続されて、バ
ス74上の信号を直接供給している。

切換器26の追加の入力は、既に注目し後に詳しく述べ
るように、プログラミングバス45からのデータである。

第１図の出力切換器28を詳述するために、第2A図、第
2B図、第2C図及び第2D図を参照する。アドレスバス22の
各ビットが受信器80A〜80Lの１つに接続されている。受
信器80A〜80Lの各出力は各駆動器81A〜81Lに供給されて
いる。各駆動器81A〜81Lの出力は、各々が２対１の切換
器40（第１図）を構成する各切換器40A〜40Lの第１入力
に供給されている。これら切換器40A〜40Lの第２入力
は、計数バス60の対応のビットに接続されている。各切
換器40A〜40Lの選択入力Ｓは状態バス72のビット3Aと対
応のライン（SBUS3）に接続されている。従って、状態
バス72の該ビットの状態は、アドレスバス22の内容或は
計数バス60の内容が切換器40A〜40Lの集約出力に供給さ
れるか否かを決定する。

これら切換器40A〜40Lの出力は、各々ECL駆動器82A〜
82Lの入力に接続されている。駆動器82A〜82Lの出力
は、集約的にECL出力バス56のビットを形成する。切換
器40A〜40Lの各反転出力は、反転器84A〜84Lの各入力に
接続されて、各々がTTL駆動器86A〜86L毎に入力を形成
する。駆動器86A〜8Lの出力は、TTL出力バス58のビット
を集約的に構成する。

各反転器／駆動器88A,88C（第2A図）及び88E（第2B
図）は、アドレスバス22の最下位ビットから３個の各ビ
ットを形成する。これら反転器／駆動器88A,88C及び88E
の出力がIA0,IA1及びIA2として割り立てられる。追加の
反転器88E′（第2B図）は、入力バッファ80Eの反転出力
に接続されて、出力IA2N（或はA2、即ちA2の反転論理）
を形成する。これら出力IA0,IA1,IA2及びIA2Nは、前に
注目し、詳しく後述するように、内部のレジスタの選択
に使用される。16個の一連の４対１の切換器26A〜26H及
び26A′〜26H′（第2A,2B,2C及び2D図）は、集約的に８
対１の切換器26（第１図）を構成する。切換器26A〜26H
及び26A′〜26H′は、各々が４個のデータ入力I0,I1,I2
及びI3を持っている。データ選択入力SO及びS1における
論理Ｈ或はＬの存在は、４個のデータ入力I0,I1,I2及び
I3の内どれがデータ出力Ｙに現れるかを決定する。この
ような出力は、最適な可能信号が可能入力ENに存在する
まで、出力されない。

切換器26A〜26H及び26A′〜26H′は、組で操作され、
従ってトライステート双方向性データバス30に２個の８
ビットのバイトを存在させることを許容する。特にIA2
には、論理状態を確保するために第１群の切換器26A〜2
6Hの可能入力が接続されている。他方、第２群の切換器
26A′〜26H′の可能入力がIA2Nに接続されている。従っ
て、第１群或は第１群の切換器が可能になるが、決して
両方の群が可能とならない。更に、各組の切換器26A及
び26A′,26B及び26B′等のデータ出力Ｙは、各ORゲート
90A〜90Hに接続されている。これらORゲート90A〜90Hは
単純なOR結線ゲートで、動作速度を向上させることが注
目される。ROゲート90A〜90Hの各出力は、集約的に受信
／駆動回路32を形成する受信／駆動器32A〜32Hの入力バ
ッファ92A〜92Hの各入力に接続されている。

バッファ92A〜92Hの出力は、受信／駆動器32A〜32Hの
各駆動器94A〜94Hに接続されている。駆動器94A〜94Hは
各々が制御入力を持っている。各制御入力に出力可能信
号OUTENが印加された時には、駆動器94A〜94Hがトライ
ステート双方向性データバス30にデータを供給してい
る。

駆動器94A〜94Hの出力は、勿論、受信／駆動器32の各
受信器96A〜96Hにも供給されている。これら受信器96A
〜96Hの出力は、順々に各駆動器98A〜98Hに供給されて
いる。駆動器98A〜98Hの出力は内部データバス36に８ビ
ットのデータを供給する。駆動器94A〜94HがOUTENによ
って可能となった時には、双方向性トライステートバス
30及び内部データバス36に供給されたデータが第１群の
切換器26A〜26Hの出力から由来し、或は第２群の切換器
26A′〜26H′の出力から由来するORゲート90A〜90Hから
のデータである。駆動器94A〜94HがOUTENによって禁止
された時には、駆動器94A〜94Hのトライステート出力が
解放状態となる。従って、双方向性トライステートデー
タバス30上のデータが受信器96A〜96Hの入力に現れ、勿
論内部データバス36上に前述の８ビットのデータとして
現れている。

12ビットのアドレスバス22を示す駆動器81A〜81Lの出
力は、切換器26A〜26M及び26A′〜26M′の１つのI0入力
に印加されている。第2A図を参照して、最下位ビット或
は０ビット、A0が切換器26AのI0入力に印加されてい
る。計数バス60、ラッチバス64及び状態バス72の最下位
ビットが各々切換器26AのI1,I2及びI3に印加されてい
る。アドレスバス22の第８ビットA8が駆動器81Bによっ
て切換器26A′の入力I0に印加されている。計数バス6
0、ラッチバス64及び状態バス72の第８ビットが各々切
換器26A′のI1,I2及びI3に印加されている。

第２下位ビット或は１ビット、アドレスバス22のA1が
駆動器81Cによって切換器26BのI0入力に印加されてい
る。計数バス60、ラッチバス64及び状態バス72の対応ビ
ットが各々切換器26BのI1,I2及びI3に印加されている。
アドレスバス22の第９ビットA9が駆動器81Dによって切
換器26B′の入力I0に印加されている。計数バス60、ラ
ッチバス64及び状態バス72の対応のビットが各々切換器
26B′のI1,I2及びI3に印加されている。

切換器26A,26A′26B及び26B′の選択入力S0は駆動器8
1Aの出力に接続されているが、切換器26A,26A′26B及び
26B′の選択入力S1が駆動器81Cの出力に接続されてい
る。従って、アドレスバス22のビットA0及びA1の論理値
は、切換器26A,26A′26B及び26B′のどの入力がＹ出力
に現れるかを決定する。

切換器26A〜26H及び26A′〜26H′の出力は、各々が次
の表に従って決定されている。

選択入力出力 S0 S1Ｙ００I0 ０１I1 １０I2 １１I3 従って、ビットA0及びA1の値がアドレスバス22、計数
バス60、ラッチバス64及び状態バス72の４個のバスの対
応のビット論理値を選択し、切換器26A,26A′26B及び26
B′の出力に示される。しかし、IA2及びIA2Nの論理値
は、ビットが実際選択したバイトを決定する。例えば、
選択されたバスの最下位ビット（第０ビット）或は第８
ビットのいずれかの論理値は、駆動器94Aの出力に現れ
て、内部データバス36の最下位ビットになり、もしOUTE
Nが最適論理レベルであるならば、双方向性トライステ
ートデータバス30の最下位ビットとなる。同様な方法
で、選択されたバスの第１ビット或は第９ビットの論理
値が駆動器94Bに現れて、内部データバス36の第２下位
ビットになり、もしOUTENが最適論理レベルであるなら
ば、双方向性トライステートデータバス30の第２下位ビ
ットとなる。

第2B図を参照して、同じ４個のバスの第２ビットが切
換器26Cの入力として供給され、一方第10即ち（16進
の）第Ａビットが切換器26C′の入力として供給されて
いる。同じバスの第３ビットが切換器26Dの入力として
供給され、一方第11即ち第Ｂビットが切換器26D′の入
力として供給されている。切換器26C,26C′,26D及び26
D′の選択入力S0はIA0の値によって制御されるが、これ
ら切換器の選択入力S1がIA1の値によって制御されてい
る。従って、２或は10ビットいずれかの論理値が内部デ
ータバス36のビット２として現れ、もし要望されるなら
ばバス30のビット２として現れている。第３或は第11ビ
ットいずれかの論理値が内部データバス36のビット３と
して現れている。

第2C図を参照すると、アドレスバス22、計数バス60、
ラッチバス64及び状態バス72のビット４入力が各々切換
器26Eの入力I0,I1,I2及びI3に供給されている。プログ
ラミングバス45の第０ビットが切換器26E′のI0入力に
供給され、計数バス60の第12即ち第Ｃビットが切換器26
E′のI1入力に供給されている。この切換器26E′のI2入
力には、トリガフリップフロップ（第６図）の出力が供
給され、一方I3入力が接地されている。

アドレスバス22、計数バス60、ラッチバス64及び状態
バス72のビット５ラインが各々切換器26Fの入力I0,I1,I
2及びI3に供給されている。プログラミングバス45の第
１ビットが切換器26F′のI0入力に供給され、計数バス6
0の第13即ち第Ｄビットが切換器26F′のI1入力に供給さ
れている。この切換器26F′のI2入力には、１次カウン
タ54（第５図）と関連するフリップフロップの計数出力
の端が供給され、一方I3入力が接地されている。

切換器26E,26E′,26F及び26F′の選択入力S0がIA0の
論理値によって制御され、一方選択入力S1がIA1の論理
レベルで制御されている。前述したように、IA2及びIA2
Nの論理値は、切換器26E及び26E′のいずれの出力が駆
動器94Eの出力として現れ、切換器26F及び26F′いずれ
の出力が駆動器94Fの出力として現れるかを制御してい
る。

第2D図を参照して、アドレスバス22、計数バス60、ラ
ッチバス64及び状態バス72のビット６入力が各々切換器
26Gの入力I0,I1,I2及びI3に供給されている。プログラ
ミングバス45のビット２が切換器26G′のI0入力に供給
され、計数バス60の第15即ち第Ｅビットが切換器26G′
のI1入力に供給されている。この切換器26G′のI2入力
には、１次カウンタ54（第５図）最高位計数出力の論理
反転値が供給され、一方I3入力が接地されている。

アドレスバス22、計数バス60、ラッチバス64及び状態
バス72のビット７ラインが各々切換器26Hの入力I0,I1,I
2及びI3に供給されている。プログラミングバス45のビ
ット３が切換器26H′のI0入力に供給され、計数バス60
の第16即ち第ＦビットがそのI1入力に供給されている。
I2入力には、１次カウンタ54（第５図）からの信号TCNT
L1が供給され、一方I3入力が接地されている。

切換器26G,26G′,26H及び26H′の選択入力S0がIA0の
論理値によって制御され、一方選択入力S1がIA1の論理
レベルで制御されている。前述したように、IA2及びIA2
Nの値を基本とした操作は前述している。

第３図を参照して、命令バッファ42は、各々が内部デ
ータバス36のビット０〜７からのデータをＤ入力で受信
する一連のフリップフロップ100A〜100Hを持っている。
これらフリップフロップ100A〜100Hは、入力及びクロッ
ク制御器24（第８図）からの信号RESET4によって全部リ
セットされ、各ゲート102A〜102Hの方法によって入力及
びクロック制御器24（第８図）からの信号CPMODLでクロ
ックされる。これらフリップフロップ100A〜100HのＱ出
力はビット０〜７として状態バス72に印加される。勿
論、フリップフロップ100A,100B,100E,100F,100G及び10
0HのQN（即ち）も装置20′を通して供給される。フリ
ップフロップ100DのQN出力はORゲート104の入力として
形成される。このORゲート104は第２及び第３入力が接
地されている。ORゲート104の出力は、SBUS3Aと論理的
に同一の信号SBUS3Bを発生する駆動器106の入力に接続
されている。この駆動器は１個の代りに２個の出力を形
成して、追加のファンアウト能力（駆動力）を増しても
よい。

勿論、命令バッファ42は、各々が内部データバス36の
ビット０〜３からのデータをＤ入力で受信する４個のフ
リップフロップ100A′〜100D′を持っている。これらフ
リップフロップ100A′〜100D′は、入力及びクロック制
御器24（第８図）からの信号RESET4によって全部リセッ
トされ、各ゲート102A′〜102D′の方法によって入力及
びクロック制御器24（第８図）からの信号CPMODHでクロ
ックされる。これらフリップフロップ100A′〜100D′の
Ｑ出力はビット８〜11として状態バス72に印加される。
QN出力も同様に供給される。CPMODL及びCPMODHの重要性
は第８図に関して後述する。

装置20のプラグラミングは、内部データバス36で分配
され、直接使用されるバス72上のデータが第１図の種々
のブロックの操作を制御するので、状態バス72を経由し
て達成される。次の表は、状態バス72の種々のビットを
いかに利用したかを示している。

第４図を参照して、入力データバッファ44は、８組の
フリップフロップ108A,108A′〜108H,108H′を備えてい
る。内部データバス36のビット０〜７は、各組のフリッ
プフロップのＤ入力に接続されている。これらフリップ
フロップ108A〜108Hは信号RESET1でリセットされるが、
フリップフロップ108A′〜108H′が入力及びクロック制
御器24（第８図）からの信号RESET2でリセットされる。
また、フリップフロップ108A〜108Hは、ゲート110A〜11
0Hの方法によって、信号CPDATLでクロックされるが、フ
リップフロップ108A′〜108H′がゲート110A′〜110H′
の方法によって入力及びクロック制御器24（第８図）か
らの信号CPDATHによってクロックされ、以下に後述す
る。

フリップフロップ108A〜108HのＱ出力がロードバス55
上にビット０〜７として現れるが、フリップフロップ10
8A′〜108H′のＱ出力がロードバス55上にビット８〜Ｆ
として現れる。

第５図を参照して、１次カウンタ54が４個の４ビット
アップカウンタ54A〜54Dから構成される。ロードバス55
のビット０〜３はカウンタ54AのD0〜D3入力に各々接続
されている。ビット４〜７がカウンタ54Bの対応の入力
に接続され、ビット８〜11がカウンタ54Cのそれに、ビ
ット12〜15がカウンタ54Dのそれに接続されている。従
って、カウンタ54は、ロードバス55上のデータで予めロ
ードできる16ビットアップカウンタである。

カウンタ54AのQ0N〜Q3N出力は、計数バス60のビット
０〜３の源である。カウンタ54BのQ0N〜Q3N出力は、計
数バス60のビット４〜７の源である。カウンタ54CのQ0N
〜Q3N出力は、計数バス60のビット８〜Ｂの源である
が、カウンタ54DのQ0N〜Q3N出力が計数バス60のビット
Ｃ〜Ｆの源である。

カウンタ54A及び54Bは、入力及びクロック制御器24
（第９図）からの信号CPC1でクロックされるが、カウン
タ54C及び54Dが同様の制御からの信号CPC2でクロックさ
れている。

制御バス50のラインで形成された外部可能信号ENT
は、論理Ｌで可能となり、ECL比較器112の入力に供給さ
れる。この比較器112の出力は駆動器114の入力に供給さ
れる。駆動器114の出力は、順々にNANDゲート116の第１
入力に供給される。このNANDゲート116は、第２入力が
状態バス72のビット９ライン（SBUS8）に接続され、第
３入力が接地されて、出力がORゲート118の第１入力に
接続されている。このORゲート118の第２入力はNANDゲ
ート120の出力に接続されている。NANDゲート120は、２
個の入力が接地され、第３入力がSBUS8と反対論理のSBU
S8Nに接続されている。従って、SBUS8Nが論理Ｌ或はSBU
S8及びENTが論理Ｌである時には、ORゲート118の出力が
論理Ｈとなり、従ってカウンタ54Aの計数可能入力CEに
作動信号を供給する。その後、このカウンタ54Aは、ク
ロックパルスCPC1に応答してアップカウントして、他の
カウンタとの相互作用なしにカウンタ54Aの個別の検査
を許容する。例えば、ENTは、好ましい計数がカウンタ5
4A内に含まれているか否かを決定する検査がマイクロコ
ンピュータによって実施された後、カウンタ54Aを所定
時間CPC1パルスで計数されてもよい。

カウンタ54Aが15の計数値を持った時には、トップ計
数出力TCが論理Ｈとなり、NANDゲート122の入力に接続
されたTCN出力が論理Ｌとなる。このNANDゲート122は、
第２入力が接地され、第３入力がSBUS9、即ち状態バス7
2のビット10に接続され、出力がORゲート124の１入力に
接続されている。ORゲート124の第２入力は、NANDゲー
ト126の出力に接続されている。NANDゲート126は、２個
の入力が接地されているが、第３入力がSBUS9Nに接続さ
れている。また、ORゲート124の出力はカウンタ54Bの計
数可能入力CEに接続されている。従って、カウンタ54B
は、SBUS9Nが論理Ｌ、或はカウンタ54Aがフルカウント
を示してカウンタ54AのTCN出力が論理Ｌとなり、SBUS9
が論理Ｌとなる時に、CPC1のパルスを計数する。これ
は、カウンタ54Bの個別或はカウンタ54Aと関連した検査
を許容している。

状態バス72のビット11、即ちSBUSAは、NANDゲート128
の１入力に接続されている。このゲート128は、他の２
個の入力が各カウンタ54A及び54BのTCN出力に接続され
ている。NANDゲート128の出力はORゲート130の入力に接
続されている。ORゲート130の他の入力にはNANDゲート1
32の出力が接続されている。このNANDゲート132は、２
個の入力が接地されているが、第３入力がSBUSANに接続
されている。ORゲート130の出力はカウンタ54Cの計数可
能入力に接続されている。従って、SBUSANが論理Ｌであ
り、或はカウンタ54A及び54BのTCN出力及びSBUSAが全部
論理Ｌである時には、カウンタ54CがCPC2のパルスを計
数して検査されてもよい。

勿論、カウンタ54A及び54BのTCN出力は、NORゲート13
4の２個の入力に供給されている。このNORゲート134
は、他の２個の入力が接地され、出力がNANDゲート136
の１入力に接続されている。このNANDゲート136は、第
２入力にカウンタ54CのTCN出力が接続され、第３入力に
SBUSB、即ち状態バス72のビット12ラインが接続され、
出力がORゲート138の入力に接続されている。このORゲ
ート138の他の入力にはNANDゲート140の出力が接続され
ている。NANDゲート140は、２個の入力が接地されてい
るが、第３入力がSBUSBNに接続されている。一方、ORゲ
ート138の出力はカウンタ54Dの計数可能入力CEに接続さ
れている。従って、カウンタ5Dは、SBUSBNがＬであり、
或はカウンタ54A、54B及び54CのTCN出力及びSBUSBが全
部Ｌである時に、CPC2のパルスを計数する。従って、カ
ウンタ54Dは、個別或はカウンタ54A、54B及び54Cと関連
して検査できる。

前述の検査配列は、65個のクロックパルスによってカ
ウンタ54の全検査を許容している。

カウンタ54Aは、Q1N,Q2N及びQ3N出力が各々ANDゲート
142の３個の反転に入力に接続され、Q0N出力がORゲート
144の１入力に接続されている。このORゲート144の他の
２個の入力が接地されている。従って、NANDゲート142
の非反転出力は、カウンタ54Aが14の計数値を持ち、或
はトップカウントから１少ない計数値を持った時にＨと
なる。

NANDゲート142の反転出力YNは、反転ORゲート146の入
力に接続されている。このORゲート146は、他の３個の
入力にカウンタ54B、54C及び54DのTCN出力が接続されて
いる。従って、ORゲート146の反転出力TCNTL1は、カウ
ンタ54Aが14の計数値であり、カウンタ54B、54C及び54D
が15の計数値である時に、Ｈである。このTCNTL1は、装
置20の他の部分に、カウンタ54がトップカウント状態の
一歩手前であることを指示する内部プリトップカウント
信号である。このTCNTL1はORゲート148の１入力に接続
されている。ORゲート148は、他の入力が接地され、出
力が出力セル即ち駆動器150の入力に接続されている。
この駆動器150は、TCNTL1がＬからＨに遷移した時に装
置20の外部にプリトップカウント出力PRETCを形成して
いる。

カウンタ54A〜54DのTCN出力は、反転ORゲート152及び
154の各入力に供給される。ORゲート152の反転出力は、
カウンタ54A〜54D全部が15のトップカウントになった時
にのみＨとなり、ORゲート156の入力に接続されてい
る。このORゲート156は、他の入力が接地され、出力が
装置20の外部出力TC1を形成する駆動器158に接続されて
いる。勿論、ORゲート152の出力がORゲート160の１入力
に接続されている。ORゲート160は、他の入力が接地さ
れ、反転出力が駆動器162の入力に接続されている。こ
の駆動器162は、カウンタ54がトップカウントである時
にＬ出力を形成する。

勿論、ORゲート152の出力は、信号TCNTとして装置20
内のどの部分にも供給可能である。更に、この出力TCNT
は、出力I0として、２対１切換器164に印加される。切
換器164の出力はフリップフロップ166のＤ入力に接続さ
れている。このフリップフロップ166は、Ｑ出力がI1及
び切換器164の選択入力S1に接続され、クロック入力にO
Rゲート168の出力が接続されている。このORゲート168
は、１入力が接地されているが、他の入力がCPC2に接続
されている。フリップフロップ166は、静止時にＨとな
って、切換器164がフリップフロップ166のＤ入力を論理
Ｈにさせている。

ORゲート168に印加されるクロックパルスは、フリッ
プフロップ166のＱ出力の状態を変化させているが、OR
ゲート152の出力がＨとなるといつでも、切換器164の方
法によってフリップフロップ166のＤ入力に印加された
他の論理Ｈ信号となる。ORゲート152の出力がＬの時に
のみ、ORゲート168にクロックパルスCPC2の印加時に、
論理Ｌ信号が切換器164の方法によってフリップフロッ
プ166のＤ入力に供給される。これは、フリップフロッ
プ166のＱ出力をＬ状態にさせ、従ってトップカウント
に届いた後、第１のクロックパルスCPC2において計数終
了出力EOCFFを形成する。

勿論、フリップフロップ166の出力は、ORゲート170の
１入力に接続されている。このORゲート170は、他の入
力が接地され、反転出力が出力セル即ち駆動器172に接
続されている。フリップフロップ166のＱ出力がＨから
Ｌになった時には、計数状態の終了が発生した時に、出
力EOCが装置20の外部に形成される。

ORゲート154の出力はNANDゲート174の１入力に接続さ
れている。このNANDゲート174は、他の入力が接地さ
れ、第３入力に状態バス72のビット５ライン即ちSBUS4
が接続され、出力がORゲート176の１入力に接続されて
いる。ORゲート176の他の入力がNANDゲート178の出力に
接続されている。このNANDゲート178は、第１入力が接
地され、第２入力がSBUS4Nに接続され、第３入力が入力
及びクロック制御器24（第９図）を元とするラインEXLD
に接続されている。

ORゲート176の出力がカウンタ54A〜54Dのプリロード
可能入力に接続されている。この出力は、カウンタ54が
トップカウントであり、SBUS4がＬである時、或はSBUS4
N及びEXLD両者がＬである場合にＨ状態となる。これら
２個の状態可能組のいずれかが発生した時には、ロード
バス55のデータがカウンタ54A〜54Dにロードされる。そ
の後、最適なクロックパルスがカウンタ54をその計数値
からカウントアップさせている。

入力信号RESET8はカウンタ54A及び54Bをリセットさせ
る。他の入力信号RESET9がカウンタ54C及び54Dをリセッ
トさせる。これら信号が入力及びクロック制御器24（第
８図）内で発生している。

第６図を参照して、計数バス60のビット０〜Ｂに対応
するカウンタ54からのデータがポインタラッチ62の一連
のフリップフロップ180A〜180LのＤ入力に供給される。
これらフリップフロップ180A〜180LのＱ出力はラッチバ
ス64のビット０〜Ｂに接続されている。

外部トリガは、制御バス50のラインによって、外部ト
リガ制御68（第６図）のECL比較器182に接続されてい
る。この比較器182の出力は順に駆動器184に接続されて
いる。この駆動器184の非反転出力はNANDゲート186の第
１入力に接続されている。NANDゲート186は、第２入力
がSBUS5Nに接続され、第３入力が外部トリガ可能信号と
してのSBUS6Nに接続されている。

このNANDゲート186の出力がORゲート188の１入力に接
続されている。ORゲート188の他の入力にはNANDゲート1
90の出力が接続されている。NANDゲート190は、第１入
力が駆動器184の反転出力に接続され、第２入力がSBUS5
に接続され、SBUS6Nに接続されている。従って、ORゲー
ト188の出力は、SBUS6N、駆動器184の非反転出力及びSB
US5Nが全部Ｌになった時に、Ｈとなる。これら状態は、
比較器182に印加された信号の負の傾斜でトリガされる
ことを示している。勿論、ORゲート188の出力は、SBUS6
N、駆動器184の反転出力及びSBUS5が全部Ｌになった時
に、Ｈとなる。これら状態は、比較器182に印加された
信号の正の傾斜でトリガされることを示している。

ORゲート188の出力はORゲート192の１入力に供給され
ている。このORゲート192は、他の入力が接地され、出
力がフリップフロップ194をクロックしている。このフ
リップフロップ194のＤ入力がSBUS6に接続されている。
従って、SBUS6Nが論理Ｌになることで、外部起動可能信
号を形成した時に、SBUS6は、比較器182に印加された外
部信号が状態変化させた時にフリップフロップ194のＱ
出力に同期的にクロックされた論理Ｈ信号を形成してい
る。

フリップフロップ194のＱ出力はフリップフロップ196
のＤ入力に印加されている。このフリップフロップ196
のクロック入力は、ORゲート198の出力に接続されてい
る。このORゲート198は、第１入力が接地され、第２入
力がライン70（第１図）によってクロックCPC1に接続さ
れている。このクロックは、１次カウンタ54で使用さ
れ、入力及びクロック制御器24（第９図）から発生して
いる。従って、フリップフロップ196は、フリップフロ
ップ194のＱ出力がＨとなった後に発生するCPC1のパル
スによって同期的にクロックされている。その後、フリ
ップフロップ196のＱ出力状態TRIGFFは、外部トリガの
発生直後にCPC1のパルスと同期し、発生した選択された
傾斜の外部トリガを示している。

フリップフロップ196のQN出力がORゲート198の入力に
接続されている。このORゲート198は、他の入力が接地
され、出力が駆動器200の入力に接続されている。この
駆動器200は、その反転出力がライン66を通って、一連
のORゲート202A〜202Lの各第１入力を駆動できるように
十分なファンアウト能力を持っている。これらORゲート
202A〜202Lの各第２入力が接地されている。従って、前
述のように、ORゲート202A〜202Lの出力が計数バス60上
のデータをラッチバス64にクロック（取込）している。

入力及びクロック制御器24（第８図）からのリセット
信号RESET3がフリップフロップ180A〜180Lをリセットし
ている。

あるゲートアレーでは、100MH_Zで計数できるプリセッ
ト16ビットカウンタを形成する特性及び性能を得ること
が困難で、時々不可能となっている。制御レジスタ46で
プログラムされたプリスケーラ49の使用は、この困難性
を除去している。１次カウンタ54は、より低い計数速度
で操作されてもよいが、プリスケーラ49が100MH_Zで操作
される。

第7A図及び第7B図を参照して、制御レジスタ46は、各
々が内部データバス36、即ちビツト０〜３に接続された
Ｄ入力を持つフリップフロップ204A〜204Dからなってい
る。これらフリップフロップ204A〜204Dは、信号RESET1
でリセットされ、ORゲート206A〜206Dの方法によって入
力及びクロック制御器24（第８図）からの信号CPPREに
よってクロックされている。フリップフロップ204A〜20
4Dは、Ｑ出力が各々プログラミングバス45のビット０〜
３の元であり、QN出力が各々反転ORゲート208A〜208Dの
入力に接続されている。当業者で公知の型の４ビットの
プリセット可能な２進カウンタは、反転ORゲート208A〜
208D、210A〜210D、212A〜212C、214A及び214B、OR結線
ゲート216A〜216D及びフリップフロップ218A〜218Dから
構成されている。この配列は高速計数用に指定されてい
る。フリップフロップ218A〜218Dは、ORゲート220A〜22
0Dの方法によって、100MH_ZシステムクロックCP100（第
９図）でクロックされている。制御レジスタ46のフリッ
プフロップ204A〜204DのQN出力がフリップフロップ218A
〜218D用のプリセット入力を形成している。従って、プ
リスケーラ49が制御レジスタ46にロードされた２進数に
依存した所定幅の時間基準を発生できる。このプリスケ
ーラ49は、Ｎカウンタによる分割数として機能し、但し
Ｎが制御レジスタ46内の２進数の１＋補数である。

フリップフロップ218C及び218DのQN出力は、CNT1N及
びCNT0N（第7B図）として指定され、反転ORゲート222及
び224（第7A図）に入力として供給される。勿論、フリ
ップフロップ218A及び218BのQN出力も反転ORゲート222
及び224に入力として供給される。フリップフロップ218
A〜218DのQN出力が全部Ｌである時には、プリスケーラ4
9がトップカウントであり、反転ORゲート222の反転出力
がＨであって、信号COUNTNを形成する。ORゲート224の
出力がＬであって、信号LOADNを形成する。このCOUNTN
はゲート210Cの１入力及びゲート210Dの１入力に供給さ
れ、一方LOADNがゲート210Cの第２入力及びゲート208D
（第7B図）の入力に供給される。COUNTN或はLOADNは、
時間基準或はクロックとして使用されるプリスケーラ49
の出力である。COUNTNの発生は、制御レジスタ46に記憶
された数をプリスケーラ49にロードさせる出来事であ
る。

フリップフロップ218A〜218Dは、入力及びクロック制
御器24の信号RESET6でリセットされる。

100MH_Zの基準において、プリスケーラ49が10ナノ秒ず
つ増加（インクリメント）した10〜160ナノ秒の時間基
準を持つパルスを発生できる。しかし、プリスケーラ49
の出力は、後述するように、20ナノ秒ずつ増減の20ナノ
〜少なくとも20ミリ秒（2¹⁶×160ナノ秒）の時間基準を
発生するために１次カウンタ54の入力に供給してもよ
い。

入力及びクロック制御器24の入力制御部が第８図に示
されている。所定時間でマイクロコンピュータと交信す
る種々の入出力ポートを特定する基準アドレスは、当該
分野の公知方法でデコードされる。本発明の装置20が選
択された時には、マイクロコンピュータが制御バス50の
方法で外部チップ選択入力CSNに論理Ｌレベルを供給す
る。受信器226は、TTLレベルをECLレベルに変換し、駆
動器228の入力に接続された出力を持っている。駆動器2
28の非反転出力はORゲート230の１入力に接続されてい
る。このORゲート230の出力がトライステート可能駆動
器232の入力に接続されている。駆動器232は、出力に、
駆動器94A〜94H（第2A,2B,2C及び2D図）の可能に使用さ
れる出力可能信号OUTENを形成する。

勿論、制御バス50は、受信器234に読取信号RDNを供給
し、この受信器が順に駆動器236を駆動する。この駆動
器236の出力はORゲート230の第２入力に接続されてい
る。従って、RDNが論理Ｈで、OUTENがＨである時には、
駆動器94A〜94Hが書込操作、即に内部データバス36の方
法によって、双方向性トライステートデータバス30のデ
ータがマイクロコンピュータから装置20のレジスタに書
込まれる操作用に要求されるように禁止されている。

読取操作、即ち装置20のレジスタの１つからマイクロ
コンピュータにデータを供給する操作においては、RDN
が論理Ｌであるが、制御バス50のラインによってマイク
ロコンピュータから受信器238に供給された信号WRNが論
理Ｈである。受信器238の出力は駆動器240の入力に接続
されている。駆動器240の出力は、各ゲート242及び244
の１入力に接続されている。これらゲートは、反転入力
と、非反転及び反転出力とを持つANDゲートと等価な論
理である。駆動器228の出力は、各ゲート242及び244の
第２入力に接続されている。これらゲート242及び244の
第３入力が各々接地されている。ゲート242は、第４入
力が内部アドレスラインIA2に接続され、非反転出力が
デコーダ246の反転可能入力に接続されている。ゲート2
44は、第４入力が内部アドレスラインIA2Nに接続され、
反転出力がデコーダ248の可能入力に接続されている。
各デコーダ246及び248のどの出力が論理Ｈとなるかは、
内部アドレス信号IA0及びIA1で決定され、これらの信号
がデコーダ246及び248両者のＡ及びＢ入力に接続されて
いる。

チップ選択入力CSNが論理Ｌになり、WRNが論理Ｌにな
り、RDNが論理Ｈになると仮定すると、ゲート242及び24
4及びデコーダ246及び248の上記記載の配列が供給され
た入力に従って出力を発生して、以下に示す操作を形成
する。これら操作は書込操作とみなされる。

全レジスタのマイクロコンピュータ・ソフトウエア・
オーダリセットは、前記のように、デコーダ248のY2出
力がORゲート250A〜250Hの各第１入力に印加された時
に、達成される。これらORゲート250A〜250Hの各出力
は、各出力がRESET1〜SESET6、RESET8及びRESET9を形成
する駆動器252A〜252Hの入力に接続されている。

全プログラマブルレジスタのマイクロコンピュータ・
ソフトウエア・オーダリセットは、前記のように、デコ
ーダ248のY3出力がORゲート250C,250F,250G及び250Hの
各第２入力に印加された時に、達成される。一方、ORゲ
ート250A,250B,250D及び250Eが接地されている。従っ
て、RESET3,RESET6,RESET8及びRESET9のみに論理Ｈが印
加されて、ポインタラッチ62、プリスケーラ49及び１次
カウンタ54のみが各々リセットされる。ロードされる値
を持つレジスタ即ち入力データバッファ44、制御レジス
タ46、命令バッファ42には影響されず、各レジスタにロ
ードされた値が次の操作のために保持されている。

CSNが論理Ｌであり、RDNが論理Ｌであり、WDNが論理
Ｈであると仮定すると、IA0,IA1,IA2として内部で使用
されるアドレスビットA0,A1,A2は、切換器26を制御し
て、アドレスバス22、計数バス60、ラッチバス64及び状
態バス72からのデータを内部データバス36にロードして
いる。これらの操作は、以下に示すように読取操作とみ
なされる。

電力がまず装置20或は関連のマイクロコンピュータに
投入される時には、全レジスタがクリアされることが好
ましい。外部クリア入力CLEARが制御バス50のラインを
経由して受信器254に供給される。この受信器254の出力
が駆動器256に接続されている。この駆動器256の反転出
力がORゲート250A〜250Hの第３入力に接続されている。
従ってCLEARが論理Ｌである時には全レジスタがリセッ
トされている。

第９図を参照して、ECLクロックCPECL或はその反転ク
ロックCPECLNは、制御バス50のラインによって入力及び
クロック制御器24のクロック制御部に供給されている。
受信器258はCPECLを受けて、出力を駆動器260の非反転
入力に供給している。また、受信器262はCPECLNを受け
て、出力を駆動器260の反転入力に供給している。この
駆動器は、出力がNANDゲート264のＢ入力に接続されて
いる。このNANDゲート264は、Ａ入力がSBUS1に接続さ
れ、出力が駆動器266の入力に接続されている。駆動器2
66の出力には、100MH_Zのクロックが現れ、もしSBUS1が
論理Ｈであるならば、プリスケーラ49の出力として使用
される出力CP100を発生する。

計数フリップフロップ166（第５図）の末端出力EOCFF
は、ANDゲート268のＡ入力に供給されている。勿論、こ
のEOCFFがORゲート270の第１入力に供給されている。こ
のORゲート270は、第２入力が接地され、出力が出力セ
ル即ち駆動器272の入力に接続されている。この駆動器2
72の出力が装置20の外部にEOCNを形成している。

ANDゲート268のＢ入力が接地されている。１次カウン
タ54のカウンタ54A〜54Dが計数状態の最後になった時に
は、ANDゲート268によって論理Ｈ出力が発生される。こ
のANDゲート268の出力が３個の反転入力を持つANDゲー
ト274の第１入力に接続されている。このANDゲート274
は、第２入力がSBUS1Nに接続され、第３入力がANDゲー
ト276の反転出力に接続されている。ANDゲート276は、
両方の入力がプリスケーラ49のトップカウント出力COUN
TNに接続されている。従って、ANDゲート274は、プリス
ケーラ49がトップカウント状態でなく、ANDゲート268が
Ｌであり、SBUS1NがＬである時に、ORゲート278に論理
Ｈ出力を形成している。この最後の状態が１次カウンタ
54用のクロック入力を形成するために使用されるプリス
ケーラ49となる。

ORゲート278の第２入力には、３個の反転入力を持つA
NDゲート280の出力が接続されている。ANDゲート280
は、第１入力が接地され、第２入力が駆動器260の反転
出力に接続され、第３入力がSBUS1に接続されている。

ORゲート278の出力がORゲート282及び284の各１入力
に接続されている。これらORゲート282及び284は、各第
２入力がORゲート286の出力に接続されている。このOR
ゲート286の１入力は、制御バス50のラインに沿って50M
H_Zの周波数のTTLクロックパルスCPTTLを受信するTTL/EC
L駆動器によって駆動される。

これらORゲート282及び284は、第３入力にデコーダ24
8（第８図）のCPBIT出力が接続され、出力が１次カウン
タ54で使用されるクロック信号CPC1及びCPC2を各々発生
する駆動器290及び292の入力に接続されている。

ゲート268,276,280,278及び274に対する入力は、入力
クロックが１次カウンタ54或はプリスケーラ49に到達す
るか否かを決定する。

SBUS1NがＬである時には、プリスケーラ49のトップカ
ウントが１次カウンタ54の入力として現れる。

ゲート282及び284は、上記のクロック、CPTTL或はCPB
ITからなる群から選択された１クロックの選択を許容す
る。

時間基準を発生することが必要な応用において、１次
カウンタ54のトップカウントTCNTが使用されてもよい。
このTCNTが切換器294のI0入力に形成されている。I1入
力にはCPC1が接続されている。切換器294の選択入力S1
にはSBUS2が接続されている。SBUS2がＨである時には、
選択が既に記載されたように実施されて、TCNTが切換器
294の出力に現れる。SBUS2がＬである時にはプリスケー
ラ49の出力或は100MH_Zのクロック信号が切換器294の出
力に現れる。切換器294の非反転出力が出力セル或は駆
動器296に変換される。この駆動器296の出力がECL公称
クロック出力CPOUT1として装置20の外部に供給できる。

切換器294の反転出力がORゲート298の１入力に供給さ
れている。このORゲート298は、第２入力が接地され、
出力がフリップフロッ300をクロックしている。このフ
リップフロッ300のQN出力がＤ入力に接続されて、通常
非対称のCPOUT1の周波数の半分で対称出力波形を形成
し、RESET8でリセットされる。

このフリップフロッ300のＱ出力は、ORゲート302の第
１入力に接続されている。このORゲート302は、第２入
力が接地され、反転出力が装置20の外部にECL対称クロ
ック出力CPOUT2を形成する出力セル或は駆動器304に供
給されている。

一方、フリップフロッ300のQN出力は、ORゲート306の
第１入力に接続されている。このORゲート306は、第２
入力が接地され、反転出力が装置20の外部にTTL対称ク
ロック出力CPOUT3を形成するTTL出力セル或は駆動器308
に供給されている。

制御バス50は、カウンタ54のプリロードを目指す信号
を供給するために使用される追加の２個のラインLAOD1
及びLAOD2を持っている。LAOD1はTTL/ECL変換駆動器310
に供給されているTTL信号である。この駆動器310にはOR
ゲート312の１入力が接続されている。このORゲート312
は、他の入力が接地され、反転出力が反転入力及び反転
出力を持つANDゲートとしての役割のゲート314の入力に
供給されている。

LAOD2はECL比較器316の入力に接続されているECL信号
である。この比較器316は、出力が駆動器318の入力に接
続されている。この駆動器318は、反転出力がゲート314
の他の入力に接続されている。ゲート314は残りの入力
が接地されている。

ゲート314の反転出力がNANDゲート320の第１入力に接
続されている。NANDゲート320は、第２入力がSBUS7Nに
接続され、第３入力が接地され、出力がORゲート322の
第１入力に接続されている。このORゲート322は、第２
入力にNANDゲート324の出力が接続されている。NANDゲ
ート324は、２個の入力が接地されているが、第３入力
がSBUS0Nに接続されている。ORゲート322の反転出力EXL
Dは、１次カウンタ54に、ロードバス50上の入力データ
バッファ44からのデータをプリロードさせるために使用
されている。これは、SBUS0Nが論理Ｌであり、LAOD1或
はLAOD2及びSBUS7Nが論理Ｌである時に発生する。

従って、装置20は、マイクロコンピュータからの最適
な論理信号によってプログラムされて、時間基準信号を
形成し、カウンタの役割をし、或はアドレスメモリを直
接アクセスしてもよいことが明白である。更に、装置20
からの計数及びアドレスデータが容易にマイクロコンピ
ュータに集積できる。

第10図を参照して、本発明による３個のモジュール20
A,20B,20Cがカウンタ／タイマ326に使用されている。10
0MH_Zクロックがモジュール20Aに形成されて、モジュー
ル20Aがマイクロコンピュータによってプログラムされ
る時に、最適な時間基準を形成している。モジュール20
Aの時間基準出力がゲート328の第１入力に接続されてい
る。ゲート328の第２入力にはカウンタ／タイマに通常
使用されている型の従来の選択器330の出力が接続され
ている。この選択器330の第１入力には、駆動器334Aに
よって供給されている比較器332Aの出力が接続されてい
る。比較器332Aには、第１の基準電圧VREF1が接続され
ている。この比較器は幾らかのヒステリシスを持ってよ
い。

第１の出来事を示す信号は、マイクロコンピュータに
よってプログラムできる減衰器336Aの入力CHAに印加さ
れる。この減衰器336Aの出力が駆動器334Aの入力に接続
されている。比較器332A、駆動器334A及び減衰器336Aの
配列及び操作は当該分野で公知である。

比較器332B、駆動器334B及び減衰器336Bは、入力CHB
用の他のチャンネルを形成している。即ち、比較器332B
は、入力に基準電圧VREF2が接続され、出力が選択器330
に接続されている。

ゲート328の出力が本発明によって構成されたモジュ
ール20Bが接続されている。このモジュール20Bは、ゲー
ト328を通してゲートされる計数用に計数累積器として
の役割を果たしている。もし計数が１次カウンタ54を一
杯にするのに十分で、オーバフローを起こすならば、第
２のモジュール20Cがモジュール20Bのトップカウント出
力を計数するために形成されている。モジュール20B及
び20Cからの計数データがマイクロコンピュータに供給
される。これらモジュール20B及び20Cが両方とも用いら
れたならば、32ビット累積器を持つカウンタ／タイマー
が形成される。

第11図は、本発明による３個のモジュール20D,20E及
び20Eがマイクロコンピュータによって制御されていか
に任意関数発生器338を形成するかを示している。100MH
_Zのような安定周波数源は、マイクロコンピュータによ
って時間基準発生器として作用するようにプログラムさ
れたモジュール20Dの入力に接続されている。このモジ
ュール20Dのタイミング出力は、任意関数の予め設定さ
れた要求繰返数が発生した時に、モジュール20Dに信号
を供給するようにプログラムされ、バーストカウンタと
して構成されたモジュール20Eに供給されている。勿
論、モジュール20Dの出力は、メモリアドレス制御とし
てプログラムされたモジュール20Fにも供給されてい
る。モジュール20Fは、任意関数を形成するために刺激
データを供給するコンピュータによってロードされた刺
激メモリ340を制御している。

外部トリガがモジュール20Fに供給された時には、刺
激メモリ340内の基準アドレス342がアクセスされる。こ
の基準アドレス342は、基準アドレス342がアクセスされ
たことの単一指示を形成するために使用されるビットを
持っている。例えば、刺激メモリ340における他のアド
レスも対応のビットが論理０であっても、このビットは
論理値１であってもよい。この論理１ビットが検出され
た時には、任意関数の開始を示す同期信号がバッファ34
4から発生される。モジュール20Fは、時間基準発生器
（モジュール20D）からメモリアドレス制御（モジュー
ル20F）への連続パルスにおいて、各位置のデータを順
番にDA変換器346に供給する刺激メモリ340における位置
を通して段階的である。このDA変換器346の出力は、検
出或は他の目的に使用される信号を形成するに十分な出
力駆動能力を持ったバッファ348に供給される。刺激メ
モリ340におけるデータによって発生された関数がバー
ストカウンタ（モジュール20E）にプログラムされた回
数を繰返した時には、マイクロコンピュータのリセット
が発生して、新しいトリガ信号がモジュール20Fで受信
されるまで、操作が中止している。

第12図は、本発明による３個のモジュールが相互接続
して、アナログ信号のデジタル指示値を記憶するための
デジタイザ350を形成する方法を示している。好ましく
は100MH_Zのクロックは、時間基準発生器として構成され
る第１のモジュール20Gの入力に供給される。この時間
基準出力CPOUTは、メモリアドレス制御として使用され
る第２のモジュール20Hに供給される。勿論、CPOUTが計
数輸送サンプルとしての役割を果たす第３のモジュール
20Iに供給される。

デジタル化される入力信号は、一端が接地された標準
の50オーム終端抵抗352を持つ入力端子に供給される。
プログラムできる減衰器354は、バッファ356の入力とし
て好適なように信号レベルを調整する。サンプル及びホ
ールド回路358は、バッファ356の出力をサンプルし、こ
の値をDA変換器360の変換用に周期的にホールドしてい
る。このDA変換器360の出力は、デジタル入力として巡
回メモリファイル362に供給している。

同期化パルスは、入力としてバッファ364に供給され
る。このバッファ356の出力は、ヒステリシスを持つ駆
動器366に供給されて、不都合の多重トリガを防止して
いる。駆動器366の出力は、メモリアドレス制御（モジ
ュール20H）及び計数輸送サンプル（モジュール20I）に
供給されている。

モジュール20Hは、モジュール20Hによってアクセスさ
れるメモリ362内のアドレスに対応する１次カウンタ54
からのデータが計数バス60にあるように、マイクロコン
ピュータによってプログラムされている。同期化信号が
受信された時には、この値がポインタラッチ62に記憶さ
れて、メモリ362内の位置に対応する基準を形成する。
勿論、駆動器366の出力は、計数可能信号としての役割
を果たす計数輸送サンプル（モジュール20I）のENT入力
に供給されている。この計数輸送サンプル（モジュール
20I）は、メモリ362内の位置の要望数に対応するモジュ
ール20Gからの時間基準信号の所定数を計数するように
マイクロコンピュータによってプログラムされている。
所定数を計数した後に、モジュール20Iは、モジュール2
0Hに対する計数EOCパルスの終を形成して、メモリ362に
おける追加の位置がアドレスされるのを防止し、従っ
て、メモリ362において、要望されたデータをデジタル
の形態で保持することができる。

マイクロコンピュータによって計数輸送サンプル（モ
ジュール20I）にプログラムされた値は、巡回メモリ362
が古いデータ上に書き込まれた新しいデータで定期的に
モジュール20Gによってモジュール20Hに形成された時間
基準で決定された比率で、更新されるので、同期化の発
生前後の所定期間デジタル化されたアナログ信号の記憶
を形成するために使用できることが理解される。

本発明による図示しない追加のモジュールは、外部ト
リガ及び計数可能信号が各々モジュール20H及び20Iに供
給される前に、同期化パルスの発生後時間遅延が形成で
きる。

第13図を参照すると、デジタル語発生器368は、本発
明による時間基準発生器モジュール20J及びメモリアド
レス制御モジュール20Kを使用して構成される。好まし
くは100MH_Zの安定発信器の出力がモジュール20Jに供給
される。モジュール20Jの出力によれば、モジュール20K
は刺激メモリ370、応答メモリ372、トライステート制御
メモリ374及び予想応答メモリ376をアドレスするために
使用される。

刺激メモリ370は、Ｎビット×Ｍビットのメモリであ
り、但しＮがビット数或は所定時間で示される出力であ
り、Ｍが存在する種々の出力数である。モジュール20K
によってアクセスされた時には、刺激メモリ370のＭ位
置の１つにおけるデータは、Ｎビットの駆動器378に供
給され、最適な可能信号がトライステート制御メモリ37
4から受信された時に、双方向性トライステートデータ
バス380に配置される。

データバス380は、データを図示しない検査下のユニ
ットに供給する。データは、検査下のユニットからバス
380（或は、もしスイッチ384が開口しているならば、最
適な分離バス382）から戻り、受信器386に供給される。
これら受信器386の出力は、モジュール20Kの制御下であ
る応答メモリ372に戻りデータを供給する。デジタル比
較器388は、応答メモリ372に供給されたデータと、予想
応答メモリ376における対応のアドレス位置からのデー
タとを比較する。もし、検査下のユニットからの応答が
予想応答に対応しなかったならば、比較器388は、例え
ば検査を停止するために用いられる出力を形成する。勿
論、比較器388は、検査下のユニットから戻ったデータ
のビットの１つが論理Ｈ或は論理Ｌのいずれかでない
が、その間のあるレベルを示す最適回路で構成されても
よい。

以上のことから、本発明の装置が基準時間発生器、出
来事累積器、或はメモリアドレス制御器としての検査機
器の広範囲に広められる応用性を持っていることが明白
である。

Claims

(57)【特許請求の範囲】

【請求項１】クロック入力信号を受信するクロック入力
手段と、コンピュータからの入力をもたらすコンピュータ入力手
段と、前記クロック入力信号及び前記コンピュータからの入力
のうち少なくとも１つを処理して少なくとも１つの出力
を発生する処理手段と、前記コンピュータからの更なる入力に従って前記処理手
段を制御して、発生される出力を決定する制御手段と、本装置の外部で使用される前記少なくとも１つの出力を
選択する出力選択手段とを備えたプログラマブル装置。
【請求項２】前記出力選択手段は、前記コンピュータか
らの追加の入力に応答し、前記少なくとも１つの出力を
選択する請求の範囲第１項記載の装置。
【請求項３】前記処理手段は、前記クロック入力信号のパルスを計数するカウンタ（5
4）と、前記コンピュータからの入力に従って値を前記カウンタ
（54）にプリロードする手段（55）とを備えた請求の範囲第１項或は第２項記載の装置。
【請求項４】前記処理手段はカウンタ（54）を含み、前記コンピュータ入力手段は、データ送受信用の双方向性データ手段（30）と、前記カウンタ（54）にロードされるデータを記憶する入
力データバッファ（44）と、前記コンピュータからの更なる入力を記憶する命令バッ
ファ（42）とを備えた請求の範囲第１項から第３項までのいずれかに
記載の装置。
【請求項５】前記出力選択手段は、メモリを直接アドレ
ッシングする出力回路手段を持つ少なくとも１つのマル
チプレクサを含む請求の範囲第１項から第４項までのい
ずれかに記載の装置。
【請求項６】前記処理手段は、前記クロック入力信号に
応答するカウンタ（54）と、前記カウンタ（54）内の計
数値を記憶するレジスタ（62）とを備え、前記レジスタ（62）が前記出力選択手段に出力を与え、
前記カウンタ（54）が前記出力選択手段に出力を与える
ことを特徴とする請求の範囲第１項から第５項までのい
ずれかに記載の装置。
【請求項７】信号が印加されると、前記カウンタ（54）
内の前記計数値を前記レジスタ（62）に記憶させる外部
入力手段（68）を更に備えた請求の範囲第６項記載の装
置。
【請求項８】クロック入力信号を受信するクロック入力
手段と、コンピュータからの入力をもたらすコンピュータ入力手
段であって、前記コンピュータによって供給されたアド
レスを本装置に供給するアドレス入力（22）と、前記コ
ンピュータによって供給された制御入力を本装置に供給
する制御入力手段（50）とを合むコンピュータ入力手段
と、本装置にデータを入力すると共に、本装置からデータを
出力するデータ伝送手段（30）と、前記制御入力に従って前記クロック入力信号、前記アド
レス、及び前記データのうち少なくとも１つを処理して
少なくとも１つの出力信号を形成する処理手段とを備えたプログラマブル装置。
【請求項９】前記処理手段は、該処理手段をプログラム
するプログラムデータを前記データ伝送手段から受信し
て記憶する命令バツファ（42）と、前記データ伝送手段
からのデータを受信及び記憶する入力データバツファ
（44）とを含む請求の範囲第８項記載の装置。
【請求項１０】前記入力データバッファ（44）は、第１の制御入力に応答してクロック制御される第１群の
フリップフロップと、第２の制御入力に応答してクロック制御される第２群の
フリップフロッブとを備えた請求の範囲第９項記載の装
置。
【請求項１１】前記処理手段は、前記クロック入力信号
のパルスを計数するカウンタ手段と、前記カウンタ手段
内の計数値を記憶するラッチ（62）とを備え、前記入力データバッファで記憶された前記データが前記
カウンタ手段へのプリロードに使用されている請求の範
囲第８項から第10項までのいずれかに記載の装置。
【請求項１２】前記処理手段により形成される前記少な
くとも１つの出力信号の１つを、前記データ伝送手段に
よる出力として選択する出力選択手段を更に備えた請求
の範囲第８項から第11項までのいずれかに記載の装置。
【請求項１３】前記データ伝送手段によって送信された
データを、本装置の内部で送信する内部データバス（3
6）と、前記カウンタ手段に、前記入力データバッファに記憶さ
れた前記データをブリロードするロード手段とを更に備えた請求の範囲第11項或は第12項記載の装置。
【請求項１４】前記カウンタ手段は、前記クロック信号
を受信及び分周して、分周されたクロック信号を発生す
るプリスケーラ（49）と、この分周されたクロック信号
を計数する１次カウンタ（54）とを備えた請求の範囲第
11項から第13項までのいずれかに記載の装置。
【請求項１５】前記ロード手段は、前記入力データバッ
ファ内のデータを前記１次カウンタにプリロードする請
求の範囲第14項記載の装置。
【請求項１６】前記内部データバス（36）上のカウンタ
制御データを受信及び記憶する制御レジスタ（46）と、前記プリスケーラに前記カウンタ制御データを供給する
追加ロード手段と、前記データ伝送手段での伝送用に、前記出力選択手段へ
の入力として前記制御データを供給する手段とを更に備えた請求の範囲第14項或は第15項記載の装置。