JP2586342B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 93
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 238000000034 method Methods 0.000 title claims description 20
- 239000012535 impurity Substances 0.000 claims description 109
- 239000000758 substrate Substances 0.000 claims description 63
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims 4
- 230000001590 oxidative effect Effects 0.000 claims 3
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000001039 wet etching Methods 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 32
- 229910052814 silicon oxide Inorganic materials 0.000 description 32
- 238000007796 conventional method Methods 0.000 description 12
- 239000007789 gas Substances 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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Description
【0001】
【産業上の利用分野】本発明はLDD(Lightly
Doped Drain)構造の半導体装置の製造方
法に関する。
Doped Drain)構造の半導体装置の製造方
法に関する。
【0002】
【従来の技術】MOSトランジスタにおいては、ホット
キャリア等の対策としてLDD構造を採用している。図
7〜図12を参照して従来のLDD構造の半導体装置の
製造方法を説明する。
キャリア等の対策としてLDD構造を採用している。図
7〜図12を参照して従来のLDD構造の半導体装置の
製造方法を説明する。
【0003】図7、図8は第1の従来のLDD構造の半
導体装置の製造方法を示す断面図である(参照:特開平
1−189964号公報の第2図A〜第2図G、特開平
4−346476号公報の図2)。
導体装置の製造方法を示す断面図である(参照:特開平
1−189964号公報の第2図A〜第2図G、特開平
4−346476号公報の図2)。
【0004】始めに、図7の(A)を参照すると、P型
半導体基板101を熱酸化してフィールド酸化層102
を形成する。次いで、ゲート酸化層103及びゲート電
極(ポリシリコン)104を形成する。
半導体基板101を熱酸化してフィールド酸化層102
を形成する。次いで、ゲート酸化層103及びゲート電
極(ポリシリコン)104を形成する。
【0005】次に、図7の(B)を参照すると、ゲート
電極104をマスクとしてN型不純物たとえばPをイオ
ン注入して半導体基板1内にLDD構造の低濃度N型不
純物領域105a、105bを形成する。
電極104をマスクとしてN型不純物たとえばPをイオ
ン注入して半導体基板1内にLDD構造の低濃度N型不
純物領域105a、105bを形成する。
【0006】次に、図8の(A)を参照すると、たとえ
ばCVD法によりシリコン酸化層を全面に形成した後
に、これをエッチバックすることによりサイドウォール
層106a、106bを形成する。次いで、ゲート電極
104及びサイドウォール層106a、106bをマス
クとしてN型不純物たとえばASをイオン注入して半導
体基板1内に高濃度N型不純物領域107a、107b
を形成する。
ばCVD法によりシリコン酸化層を全面に形成した後
に、これをエッチバックすることによりサイドウォール
層106a、106bを形成する。次いで、ゲート電極
104及びサイドウォール層106a、106bをマス
クとしてN型不純物たとえばASをイオン注入して半導
体基板1内に高濃度N型不純物領域107a、107b
を形成する。
【0007】最後に、図8の(B)を参照すると、サイ
ドウォール層106a、106bを除去する。
ドウォール層106a、106bを除去する。
【0008】図9、図10は第2の従来のLDD構造の
半導体装置の製造方法を示す断面図である(参照:特開
昭63−67778号公報)。
半導体装置の製造方法を示す断面図である(参照:特開
昭63−67778号公報)。
【0009】始めに、図9の(A)を参照すると、図7
の(A)と同様に、P型半導体基板201を熱酸化して
フィールド酸化層202を形成する。次いで、ゲート酸
化層203及びゲート電極(ポリシリコン)204を形
成する。
の(A)と同様に、P型半導体基板201を熱酸化して
フィールド酸化層202を形成する。次いで、ゲート酸
化層203及びゲート電極(ポリシリコン)204を形
成する。
【0010】次に、図9の(B)を参照すると、ゲート
電極104をマスクとしてN型不純物たとえばASをイ
オン注入して半導体基板1内に高濃度N型不純物領域2
05a、205bを形成する。
電極104をマスクとしてN型不純物たとえばASをイ
オン注入して半導体基板1内に高濃度N型不純物領域2
05a、205bを形成する。
【0011】次に、図10の(A)を参照すると、ゲー
ト電極204及びゲート酸化層203を等方性エッチン
グにより縮小したゲート電極204a及びゲート酸化層
203aを形成する。
ト電極204及びゲート酸化層203を等方性エッチン
グにより縮小したゲート電極204a及びゲート酸化層
203aを形成する。
【0012】最後に、図10の(B)を参照すると、ゲ
ート電極204a及びゲート酸化層203aをマスクと
してN型不純物たとえばPをイオン注入して半導体基板
1内にLDD構造の低濃度N型不純物領域206a、2
06bを形成する。
ート電極204a及びゲート酸化層203aをマスクと
してN型不純物たとえばPをイオン注入して半導体基板
1内にLDD構造の低濃度N型不純物領域206a、2
06bを形成する。
【0013】図11、図12は第3の従来のLDD構造
の半導体装置の製造方法を示す断面図である(参照:特
開平4−346476号公報の図1)。
の半導体装置の製造方法を示す断面図である(参照:特
開平4−346476号公報の図1)。
【0014】始めに、図11の(A)を参照すると、P
型半導体基板301上にCVD法によりシリコン酸化層
302を形成し、このシリコン酸化層302内に開口3
02aを形成する。
型半導体基板301上にCVD法によりシリコン酸化層
302を形成し、このシリコン酸化層302内に開口3
02aを形成する。
【0015】次に、図11の(B)を参照すると、CV
D法によりシリコン窒化層を形成し、これをエッチバッ
クしてサイドウォール層303a、303bを形成す
る。このとき、半導体基板301もエッチングされる。
次いで、半導体基板301の露出部分にゲート酸化層3
04を熱酸化により形成する。
D法によりシリコン窒化層を形成し、これをエッチバッ
クしてサイドウォール層303a、303bを形成す
る。このとき、半導体基板301もエッチングされる。
次いで、半導体基板301の露出部分にゲート酸化層3
04を熱酸化により形成する。
【0016】次に、図12の(A)を参照すると、ゲー
ト酸化層304上にゲート電極(ポリシリコン)305
をエッチバックにより形成する。このとき、シリコン酸
化層302及び半導体基板301もエッチングされる。
次いで、ゲート電極305及びサイドウォール層303
a、303bをマスクとしてN型不純物たとえばASを
イオン注入して半導体基板1内に高濃度N型不純物領域
306a、306bを形成する。そして、サイドウォー
ル層303a、303bをエッチング除去する。
ト酸化層304上にゲート電極(ポリシリコン)305
をエッチバックにより形成する。このとき、シリコン酸
化層302及び半導体基板301もエッチングされる。
次いで、ゲート電極305及びサイドウォール層303
a、303bをマスクとしてN型不純物たとえばASを
イオン注入して半導体基板1内に高濃度N型不純物領域
306a、306bを形成する。そして、サイドウォー
ル層303a、303bをエッチング除去する。
【0017】 最後に、図12の(B)を参照すると、
ゲート電極305をマスクとしてN型不純物たとえばP
をイオン注入して半導体基板1内にLDD構造の低濃度
N型不純物領域307a、307bを形成する。
ゲート電極305をマスクとしてN型不純物たとえばP
をイオン注入して半導体基板1内にLDD構造の低濃度
N型不純物領域307a、307bを形成する。
【0018】
【発明が解決しようとする課題】 図7、図8に示す第
1の従来の半導体装置の製造方法においては、ゲート電
極104と低濃度N型不純物領域(LDD領域)105
a、105b、高濃度N型不純物領域(ソース、ドレイ
ン領域)107a、107bとは自己整合的に製造され
る。しかしながら、ゲート電極104下におけるチャネ
ル領域つまりしきい値電圧調整のためにP型不純物が導
入される領域はゲート電極104の形成前に形成され、
ゲート電極104とは自己整合していない。従って、位
置ずれによってしきい値電圧、ソース・ドレイン耐圧等
のトランジスタ特性がばらつくという課題がある。ま
た、ゲート寸法は露光装置によって決定されてこれ以上
に小さくできず、従って、ゲート長が0.5μm以下の
サブミクロンのゲート微細化加工は困難であるという課
題もある。
1の従来の半導体装置の製造方法においては、ゲート電
極104と低濃度N型不純物領域(LDD領域)105
a、105b、高濃度N型不純物領域(ソース、ドレイ
ン領域)107a、107bとは自己整合的に製造され
る。しかしながら、ゲート電極104下におけるチャネ
ル領域つまりしきい値電圧調整のためにP型不純物が導
入される領域はゲート電極104の形成前に形成され、
ゲート電極104とは自己整合していない。従って、位
置ずれによってしきい値電圧、ソース・ドレイン耐圧等
のトランジスタ特性がばらつくという課題がある。ま
た、ゲート寸法は露光装置によって決定されてこれ以上
に小さくできず、従って、ゲート長が0.5μm以下の
サブミクロンのゲート微細化加工は困難であるという課
題もある。
【0019】また、図9、図10に示す第2の従来の半
導体装置の製造方法においても ゲート電極204と低
濃度N型不純物領域(LDD領域)206a、206
b、高濃度N型不純物領域(ソース、ドレイン領域)2
05a、205bとは自己整合的に製造される。しかし
ながら、この場合も、ゲート電極204(204a)下
におけるチャネル領域はゲート電極204(204a)
の形成前に形成され、ゲート電極204(204a)と
は自己整合していない。従って、位置ずれによってしき
い値電圧、ソース・ドレイン耐圧等のトランジスタ特性
がばらつくという課題がある。また、等方性エッチング
を採用しているのでゲート寸法は露光装置によって決定
された以上に小さくでき、従って、ゲート長が0.5μ
m以下のサブミクロンのゲート微細化加工は可能である
が、不安定であるという課題もある。
導体装置の製造方法においても ゲート電極204と低
濃度N型不純物領域(LDD領域)206a、206
b、高濃度N型不純物領域(ソース、ドレイン領域)2
05a、205bとは自己整合的に製造される。しかし
ながら、この場合も、ゲート電極204(204a)下
におけるチャネル領域はゲート電極204(204a)
の形成前に形成され、ゲート電極204(204a)と
は自己整合していない。従って、位置ずれによってしき
い値電圧、ソース・ドレイン耐圧等のトランジスタ特性
がばらつくという課題がある。また、等方性エッチング
を採用しているのでゲート寸法は露光装置によって決定
された以上に小さくでき、従って、ゲート長が0.5μ
m以下のサブミクロンのゲート微細化加工は可能である
が、不安定であるという課題もある。
【0020】さらに、図11、図12に示す第3の従来
の半導体装置の製造方法においては、ゲート電極305
と低濃度N型不純物領域(LDD領域)307a、30
7b、高濃度N型不純物領域(ソース、ドレイン領域)
306a、306bとは自己整合的に製造され、しかも
ゲート電極305下におけるチャネル領域もゲート電極
305と自己整合的に製造できる。また、ゲート寸法は
露光装置によって決定された以上に小さくでき、従っ
て、ゲート長が0.5μm以下のサブミクロンのゲート
微細化加工も可能である。しかしながら、ゲート電極3
05は半導体基板301内に埋込まれているために、半
導体基板301の損傷によってチャネル領域に欠陥が発
生し易く、この結果、トランジスタの性能及び信頼性の
低下を招くという課題がある。
の半導体装置の製造方法においては、ゲート電極305
と低濃度N型不純物領域(LDD領域)307a、30
7b、高濃度N型不純物領域(ソース、ドレイン領域)
306a、306bとは自己整合的に製造され、しかも
ゲート電極305下におけるチャネル領域もゲート電極
305と自己整合的に製造できる。また、ゲート寸法は
露光装置によって決定された以上に小さくでき、従っ
て、ゲート長が0.5μm以下のサブミクロンのゲート
微細化加工も可能である。しかしながら、ゲート電極3
05は半導体基板301内に埋込まれているために、半
導体基板301の損傷によってチャネル領域に欠陥が発
生し易く、この結果、トランジスタの性能及び信頼性の
低下を招くという課題がある。
【0021】従って、本発明の目的は、ゲート電極と、
チャネル領域、LDD領域、ソース・ドレイン領域とが
自己整合的に製造可能であり、かつゲート微細化加工が
安定的に可能であるLDD構造の半導体装置の製造方法
を提供することにある。他の目的は、半導体基板の損傷
によるチャネル領域の欠陥の発生を抑制したLDD構造
の半導体装置の製造方法を提供することにある。さら
に、本発明の他の目的は、新規なLDD構造の半導体装
置を提供することにある。
チャネル領域、LDD領域、ソース・ドレイン領域とが
自己整合的に製造可能であり、かつゲート微細化加工が
安定的に可能であるLDD構造の半導体装置の製造方法
を提供することにある。他の目的は、半導体基板の損傷
によるチャネル領域の欠陥の発生を抑制したLDD構造
の半導体装置の製造方法を提供することにある。さら
に、本発明の他の目的は、新規なLDD構造の半導体装
置を提供することにある。
【0022】上述の課題を解決するための第1の手段
は、第1の導電型の半導体基板上に絶縁層を形成して絶
縁層に開口を形成し、絶縁層の開口に第1のサイドウォ
ール層を形成し、第1のサイドウォール層の間にゲート
電極を形成し、ゲート電極の周囲の第1のサイドウォー
ルを除去し、第1のサイドウォール層の除去された部分
を介して第1の導電型と反対の第2の導電型の不純物を
導入して半導体基板内に低濃度不純物領域を形成し、低
濃度不純物領域の形成後絶縁層を除去し、絶縁層の除去
後にゲート電極に第2のサイドウォール層を形成し、ゲ
ート電極及び第2のサイドウォール層をマスクとして第
2の導電型の不純物を導入して半導体基板内に高濃度不
純物領域を形成する。
は、第1の導電型の半導体基板上に絶縁層を形成して絶
縁層に開口を形成し、絶縁層の開口に第1のサイドウォ
ール層を形成し、第1のサイドウォール層の間にゲート
電極を形成し、ゲート電極の周囲の第1のサイドウォー
ルを除去し、第1のサイドウォール層の除去された部分
を介して第1の導電型と反対の第2の導電型の不純物を
導入して半導体基板内に低濃度不純物領域を形成し、低
濃度不純物領域の形成後絶縁層を除去し、絶縁層の除去
後にゲート電極に第2のサイドウォール層を形成し、ゲ
ート電極及び第2のサイドウォール層をマスクとして第
2の導電型の不純物を導入して半導体基板内に高濃度不
純物領域を形成する。
【0023】また、第2の手段は、上記絶縁層に開口を
形成する際に、半導体基板上に、第1の酸化層、ポリシ
リコン層及び第2の酸化層を順次形成する。この場合、
第2の酸化層が上記絶縁層である。そして、ポリシリコ
ン層をストッパとして第2の酸化層に開口を形成し、第
1の酸化層をストッパとして前記開口のポリシリコン層
を除去する。
形成する際に、半導体基板上に、第1の酸化層、ポリシ
リコン層及び第2の酸化層を順次形成する。この場合、
第2の酸化層が上記絶縁層である。そして、ポリシリコ
ン層をストッパとして第2の酸化層に開口を形成し、第
1の酸化層をストッパとして前記開口のポリシリコン層
を除去する。
【0024】さらに、第3の手段である半導体装置は、
第1の導電型の半導体基板と、半導体基板上に形成され
たゲート酸化層と、ゲート酸化層上に形成されたゲート
電極と、ゲート酸化層下の半導体基板内に形成された第
1の導電型の不純物領域と、第1の導電型の不純物領域
の隣接部分の半導体基板内に形成された第1の導電型の
反対の第2の導電型の第1の不純物領域と、第2の導電
型の第1の不純物領域の隣接部分の半導体基板内に形成
され、第1の不純物領域の濃度より大きい濃度を有する
第2の導電型の第2の不純物領域と、第2の導電型の第
2の不純物領域の隣接部分の半導体基板内に形成され第
2の不純物領域の濃度より大きい濃度を有する第2の導
電型の第3の不純物領域とを具備する。
第1の導電型の半導体基板と、半導体基板上に形成され
たゲート酸化層と、ゲート酸化層上に形成されたゲート
電極と、ゲート酸化層下の半導体基板内に形成された第
1の導電型の不純物領域と、第1の導電型の不純物領域
の隣接部分の半導体基板内に形成された第1の導電型の
反対の第2の導電型の第1の不純物領域と、第2の導電
型の第1の不純物領域の隣接部分の半導体基板内に形成
され、第1の不純物領域の濃度より大きい濃度を有する
第2の導電型の第2の不純物領域と、第2の導電型の第
2の不純物領域の隣接部分の半導体基板内に形成され第
2の不純物領域の濃度より大きい濃度を有する第2の導
電型の第3の不純物領域とを具備する。
【0025】
【作用】上述の第1の手段によれば、ゲート電極はチャ
ネル領域、LDD領域、ソース・ドレイン領域のすべて
と自己整合的に製造される。また、第2の手段によれ
ば、開口を形成する際の半導体基板の損傷がなくなる。
さらに、第3の手段によれば、LDD構造が二重構造と
なる。
ネル領域、LDD領域、ソース・ドレイン領域のすべて
と自己整合的に製造される。また、第2の手段によれ
ば、開口を形成する際の半導体基板の損傷がなくなる。
さらに、第3の手段によれば、LDD構造が二重構造と
なる。
【0026】
【実施例】図1〜図5は本発明に係る半導体装置の製造
方法の第1の実施例を示す断面図である。
方法の第1の実施例を示す断面図である。
【0027】始めに、図1の(A)を参照すると、P型
シリコン基板1を熱酸化して厚さ約100Åのシリコン
酸化層2を形成し、また、その上に、LPCVD法によ
り厚さ約200Åのポリシリコン層3を形成し、さら
に、その上に、CVD法により厚さ約5000Åのシリ
コン酸化層4を形成する。
シリコン基板1を熱酸化して厚さ約100Åのシリコン
酸化層2を形成し、また、その上に、LPCVD法によ
り厚さ約200Åのポリシリコン層3を形成し、さら
に、その上に、CVD法により厚さ約5000Åのシリ
コン酸化層4を形成する。
【0028】 次に、図1の(B)を参照すると、所望
のゲート長たとえば0.4μmよりも0.2μm太らせ
た0.6μmパターンのフォトレジスト層(図示せず)
を形成し、これをマスクとしてCHF3 ガスを用いたR
IE(Reactive Ion Etching)に
よりシリコン酸化層4をエッチングする。この場合、ポ
リシリコン層3は、CHF6 ガスではシリコン酸化層4
に比較してエッチングレートが小さいために、エッチン
グストッパとして作用する。なお、太らせ量0.2μm
は後述のサイドウォール層5a、5bの厚さの2倍であ
る。次いで、SF6 ガスを用いたプラズマエッチングに
よりポリシリコン層3をエッチングする。この場合、シ
リコン酸化層4、2はSF6 ガスではほとんどエッチン
グされず、従って、エッチングストッパとして作用す
る。次いで、フォトレジスト層(図示せず)を除去す
る。
のゲート長たとえば0.4μmよりも0.2μm太らせ
た0.6μmパターンのフォトレジスト層(図示せず)
を形成し、これをマスクとしてCHF3 ガスを用いたR
IE(Reactive Ion Etching)に
よりシリコン酸化層4をエッチングする。この場合、ポ
リシリコン層3は、CHF6 ガスではシリコン酸化層4
に比較してエッチングレートが小さいために、エッチン
グストッパとして作用する。なお、太らせ量0.2μm
は後述のサイドウォール層5a、5bの厚さの2倍であ
る。次いで、SF6 ガスを用いたプラズマエッチングに
よりポリシリコン層3をエッチングする。この場合、シ
リコン酸化層4、2はSF6 ガスではほとんどエッチン
グされず、従って、エッチングストッパとして作用す
る。次いで、フォトレジスト層(図示せず)を除去す
る。
【0029】次に、図1の(C)を参照すると、CVD
法により厚さ約1000Åのシリコン窒化層5を形成す
る。
法により厚さ約1000Åのシリコン窒化層5を形成す
る。
【0030】次に、図2の(A)を参照すると、CHF
3ガスを用いたRIEによりシリコン窒化層5をエッチ
バックしてサイドウォール層5a、5bを形成する。
3ガスを用いたRIEによりシリコン窒化層5をエッチ
バックしてサイドウォール層5a、5bを形成する。
【0031】次に、図2の(B)を参照すると、開口に
露出されたシリコン酸化層2をバッファドHF液を用い
てエッチング除去する。これにより、半導体基板1に損
傷を与えることなく、半導体基板1のチャネル領域を露
出させることができる。
露出されたシリコン酸化層2をバッファドHF液を用い
てエッチング除去する。これにより、半導体基板1に損
傷を与えることなく、半導体基板1のチャネル領域を露
出させることができる。
【0032】次に、図2の(C)を参照すると、半導体
基板1のチャネル領域を熱酸化して厚さ約300Åのシ
リコン酸化層6を形成する。次いで、このシリコン酸化
層6を介してエネルギー約15keV、約1012〜10
13/cm2のBを半導体基板1のチャネル領域にイオン
注入する。これにより、しきい値電圧を調整する。そし
て、シリコン酸化層6をバッファドHF液で除去する。
基板1のチャネル領域を熱酸化して厚さ約300Åのシ
リコン酸化層6を形成する。次いで、このシリコン酸化
層6を介してエネルギー約15keV、約1012〜10
13/cm2のBを半導体基板1のチャネル領域にイオン
注入する。これにより、しきい値電圧を調整する。そし
て、シリコン酸化層6をバッファドHF液で除去する。
【0033】次に、図3の(A)を参照すると、再び半
導体基板1のチャネル領域を熱酸化して厚さ約100Å
のゲート酸化層8を形成する。
導体基板1のチャネル領域を熱酸化して厚さ約100Å
のゲート酸化層8を形成する。
【0034】次に、図3の(B)を参照すると、LPC
VD法により厚さ2000〜4000Åのポリシリコン
層(図示せず)を形成し、これをSF6ガスを用いたプ
ラズマエッチングによりエッチバックしてゲート電極9
を開口に埋込む。
VD法により厚さ2000〜4000Åのポリシリコン
層(図示せず)を形成し、これをSF6ガスを用いたプ
ラズマエッチングによりエッチバックしてゲート電極9
を開口に埋込む。
【0035】 次に、図3の(C)を参照すると、ゲー
ト電極9の周囲のサイドウォール層(シリコン窒化層)
5a、5bを熱りん酸により除去する。次いで、シリコ
ン酸化層2を介してエネルギー約30keV、約1013
〜1014/cm2のりんをイオン注入して半導体基板1
内にLDD構造の低濃度N型不純物領域10a、10b
を形成する。なお、ここで、エネルギー約30〜50k
eV、約1012〜1013/cm2のBをイオン注入して
後述のソース・ドレイン領域のN型不純物の拡散を抑え
てもよい。
ト電極9の周囲のサイドウォール層(シリコン窒化層)
5a、5bを熱りん酸により除去する。次いで、シリコ
ン酸化層2を介してエネルギー約30keV、約1013
〜1014/cm2のりんをイオン注入して半導体基板1
内にLDD構造の低濃度N型不純物領域10a、10b
を形成する。なお、ここで、エネルギー約30〜50k
eV、約1012〜1013/cm2のBをイオン注入して
後述のソース・ドレイン領域のN型不純物の拡散を抑え
てもよい。
【0036】次に、図4の(A)を参照すると、ステッ
プカバリッジの良好な高温CVD法によるシリコン酸化
層(以下、HTO層)11を形成する。次いで、CHF
3ガスを用いたプラズマエッチングによりHTO層11
及びシリコン酸化層4をエッチング除去し、さらに、S
F6ガスを用いたRIEによりポリシリコン層3をエッ
チング除去する。この結果、図4の(B)に示すごとく
なる。この場合、ゲート電極9もまた200〜300Å
エッチングされる。
プカバリッジの良好な高温CVD法によるシリコン酸化
層(以下、HTO層)11を形成する。次いで、CHF
3ガスを用いたプラズマエッチングによりHTO層11
及びシリコン酸化層4をエッチング除去し、さらに、S
F6ガスを用いたRIEによりポリシリコン層3をエッ
チング除去する。この結果、図4の(B)に示すごとく
なる。この場合、ゲート電極9もまた200〜300Å
エッチングされる。
【0037】 次に、図4の(C)を参照すると、HT
O層12を形成する。次いで、CHF3ガスを用いたプ
ラズマエッチングによりHTO層12をエッチバックし
て図5の(A)に示すごとくゲート電極9にサイドウォ
ール層12a、12bを形成する。このとき、図5の
(A)に示すごとく、ソース・ドレイン領域のシリコン
酸化層2もエッチング除去される。
O層12を形成する。次いで、CHF3ガスを用いたプ
ラズマエッチングによりHTO層12をエッチバックし
て図5の(A)に示すごとくゲート電極9にサイドウォ
ール層12a、12bを形成する。このとき、図5の
(A)に示すごとく、ソース・ドレイン領域のシリコン
酸化層2もエッチング除去される。
【0038】次に、図5の(B)を参照すると、半導体
基板1のソース・ドレイン領域を熱酸化してシリコン酸
化層13を形成する。次いで、ソース・ドレイン領域に
エネルギー約50keV、1015〜1016/cm2の砒
素をイオン注入して高濃度N型不純物領域15a、15
bを形成する。
基板1のソース・ドレイン領域を熱酸化してシリコン酸
化層13を形成する。次いで、ソース・ドレイン領域に
エネルギー約50keV、1015〜1016/cm2の砒
素をイオン注入して高濃度N型不純物領域15a、15
bを形成する。
【0039】最後に、図5の(C)を参照すると、CV
D法によりシリコン酸化層16を形成し、これに各電極
部を開口し、さらに、金属電極層17a、17bを形成
する。
D法によりシリコン酸化層16を形成し、これに各電極
部を開口し、さらに、金属電極層17a、17bを形成
する。
【0040】このように、本発明の第1の実施例によれ
ば、ゲート電極9は、チャネル領域7、LDD領域10
a、10b及びソース・ドレイン領域15a、15bと
すべて自己整合している。また、シリコン基板1には損
傷はない。
ば、ゲート電極9は、チャネル領域7、LDD領域10
a、10b及びソース・ドレイン領域15a、15bと
すべて自己整合している。また、シリコン基板1には損
傷はない。
【0041】図6は本発明に係る半導体装置の製造方法
の第2の実施例を示す断面図である。第2の実施例にお
いては、第1の実施例の図1の(A)の工程から図4の
(B)まで工程を得て図6の(A)の工程に至る。
の第2の実施例を示す断面図である。第2の実施例にお
いては、第1の実施例の図1の(A)の工程から図4の
(B)まで工程を得て図6の(A)の工程に至る。
【0042】図6の(A)を参照すると、ゲート電極
(ポリシリコン)9を熱酸化して厚さ約1000Åのシ
リコン酸化層21を形成する。この場合、ゲート電極9
の厚さは約550Å減少する。次いで、等方性エッチン
グによりシリコン酸化層21を除去する。
(ポリシリコン)9を熱酸化して厚さ約1000Åのシ
リコン酸化層21を形成する。この場合、ゲート電極9
の厚さは約550Å減少する。次いで、等方性エッチン
グによりシリコン酸化層21を除去する。
【0043】 次に、図6の(B)を参照すると、熱酸
化により、半導体基板1上にはシリコン酸化層2aを再
形成し、また、ゲート電極9にはシリコン酸化層21a
を再形成する。次いで、エネルギー20〜30keV、
1012〜1013/cm2の砒素をイオン注入する。これ
により、チャネル領域7とLDD領域10a 、10b
との間に、LDD領域10a、10bより濃度が小さい
低濃度N型不純物領域22a、22bを形成する。これ
により、ゲート電極9はさらに0.1μm程度微細化さ
れる。
化により、半導体基板1上にはシリコン酸化層2aを再
形成し、また、ゲート電極9にはシリコン酸化層21a
を再形成する。次いで、エネルギー20〜30keV、
1012〜1013/cm2の砒素をイオン注入する。これ
により、チャネル領域7とLDD領域10a 、10b
との間に、LDD領域10a、10bより濃度が小さい
低濃度N型不純物領域22a、22bを形成する。これ
により、ゲート電極9はさらに0.1μm程度微細化さ
れる。
【0044】その後、図4の(C)の工程から図5の
(B)の工程を経て図6の(C)の工程に至る。図6の
(C)は図5の(C)とほぼ同一であり、低濃度N型不
純物領域22a、22bの存在のみが異なる。
(B)の工程を経て図6の(C)の工程に至る。図6の
(C)は図5の(C)とほぼ同一であり、低濃度N型不
純物領域22a、22bの存在のみが異なる。
【0045】このように、本発明の第2の実施例によれ
ば、低濃度N型不純物領域22a、22bが存在するの
で、第1の実施例に比べて、ドレイン近傍の電界緩和が
より進み、また、ゲートの微細化がさらに向上する。
ば、低濃度N型不純物領域22a、22bが存在するの
で、第1の実施例に比べて、ドレイン近傍の電界緩和が
より進み、また、ゲートの微細化がさらに向上する。
【0046】上述の実施例においては、Nチャネル型M
OSトランジスタを示したが、本発明はPチャネル型M
OSトランジスタにも適用できる
OSトランジスタを示したが、本発明はPチャネル型M
OSトランジスタにも適用できる
【0047】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極がチャネル領域、LDD領域、ソース・ドレイ
ン領域と自己整合的に製造されるので、トランジスタの
特性を向上できる。また、同時に、ゲートの微細化を図
れる。さらに、半導体基板の損傷がなくなり、この結
果、チャネル領域の欠陥を抑制でき、従って、トランジ
スタの性能、信頼性を向上できる。さらに、LDD構造
による電界緩和をより進めることができる。
ート電極がチャネル領域、LDD領域、ソース・ドレイ
ン領域と自己整合的に製造されるので、トランジスタの
特性を向上できる。また、同時に、ゲートの微細化を図
れる。さらに、半導体基板の損傷がなくなり、この結
果、チャネル領域の欠陥を抑制でき、従って、トランジ
スタの性能、信頼性を向上できる。さらに、LDD構造
による電界緩和をより進めることができる。
【図1】本発明に係る半導体装置の製造方法の第1の実
施例を示す断面図である。
施例を示す断面図である。
【図2】本発明に係る半導体装置の製造方法の第1の実
施例を示す断面図である。
施例を示す断面図である。
【図3】本発明に係る半導体装置の製造方法の第1の実
施例を示す断面図である。
施例を示す断面図である。
【図4】本発明に係る半導体装置の製造方法の第1の実
施例を示す断面図である。
施例を示す断面図である。
【図5】本発明に係る半導体装置の製造方法の第1の実
施例を示す断面図である。
施例を示す断面図である。
【図6】本発明に係る半導体装置の製造方法の第2の実
施例を示す断面図である。
施例を示す断面図である。
【図7】第1の従来の半導体装置の製造方法を示す断面
図である。
図である。
【図8】第1の従来の半導体装置の製造方法を示す断面
図である。
図である。
【図9】第2の従来の半導体装置の製造方法を示す断面
図である。
図である。
【図10】第2の従来の半導体装置の製造方法を示す断
面図である。
面図である。
【図11】第3の従来の半導体装置の製造方法を示す断
面図である。
面図である。
【図12】第3の従来の半導体装置の製造方法を示す断
面図である。
面図である。
1…P型シリコン基板 2…シリコン酸化層 3…ポリシリコン層 4…シリコン酸化層 5a、5b…サイドウォール層 6…シリコン酸化層 7…高濃度P型不純物領域 8…ゲート酸化層 9…ゲート電極 10a、10b…低濃度N型不純物領域 11、12…ITO層 12a、12b…サイドウォール層 13、14…シリコン酸化層 15a、15b…高濃度N型不純物領域 16…シリコン酸化層 17a、17b…金属電極層 21、21a…シリコン酸化層 22a、22b…低濃度N型不純物領域 101…P型シリコン基板 102…フィールド酸化層 103…ゲート酸化層 104…ゲート電極 105a、105b…低濃度N型不純物領域 106a、106b…サイドウォール層 107a、107b…高濃度N型不純物領域 201…P型シリコン基板 202…フィールド酸化層 203a…ゲート酸化層 204a…ゲート電極 205a、205b…高濃度N型不純物領域 206a、206b…低濃度N型不純物領域 301…P型シリコン基板 302…シリコン酸化層 303a、303b…サイドウォール層 304…ゲート酸化層 305…ゲート電極 306a、306b…高濃度N型不純物領域 307a、307b…低濃度N型不純物領域
Claims (13)
- 【請求項1】 第1の導電型の半導体基板(1)上に絶
縁層(4)を形成して該絶縁層に開口(4a)を形成す
る工程と、 該絶縁層の開口に第1のサイドウォール層(5a、5
b)を形成する工程と、 該第1のサイドウォール層の間にゲート電極(9)を形
成する工程と、 該ゲート電極の周囲の前記第1のサイドウォール層を除
去する工程と、 該第1のサイドウォール層の除去された部分を介して前
記第1の導電型と反対の第2の導電型の不純物を導入し
て前記半導体基板内に低濃度不純物領域(10a、10
b)を形成する工程と、 該低濃度不純物領域の形成後に前記絶縁層を除去する工
程と、 該絶縁層の除去後に前記ゲート電極に第2のサイドウォ
ール層(12a、12b)を形成する工程と、 前記ゲート電極及び前記第2のサイドウォール層をマス
クとして前記第2の導電型の不純物を導入して前記半導
体基板内に高濃度不純物領域(15a、15b)を形成
する工程とを具備する半導体装置の製造方法。 - 【請求項2】 第1の導電型の半導体基板(1)上に絶
縁層(4)を形成して該絶縁層に開口(4a)を形成す
る工程と、 該絶縁層の開口に第1のサイドウォール層(5a、5
b)を形成する工程と、 該第1のサイドウォール層及び前記絶縁層をマスクとし
て前記第1の導電型の不純物を導入して前記半導体基板
内に高濃度の第1の不純物領域(7)を形成する工程
と、 前記第1のサイドウォール層の間にゲート電極(9)を
形成する工程と、 該ゲート電極の周囲の前記第1のサイドウォール層を除
去する工程と、 該第1のサイドウォール層の除去された部分を介して前
記第1の導電型と反対の第2の導電型の不純物を導入し
て前記半導体基板内に低濃度の第2の不純物領域(10
a、10b)を形成する工程と、 該第2の不純物領域の形成後に前記絶縁層を除去する工
程と、 該絶縁層の除去後に前記ゲート電極に第2のサイドウォ
ール層(12a、12b)を形成する工程と、 前記ゲート電極及び前記第2のサイドウォール層をマス
クとして前記第2の導電型の不純物を導入して前記半導
体基板内に高濃度の第3の不純物領域(15a、15
b)を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項3】 第1の導電型の半導体基板(1)上に絶
縁層(4)を形成して該絶縁層に開口(4a)を形成す
る工程と、 該絶縁層の開口に第1のサイドウォール層(5a、5
b)を形成する工程と、 該第1のサイドウォール層の間にゲート電極(9)を形
成する工程と、 該ゲート電極の周囲の前記第1のサイドウォールを除去
する工程と、 該第1のサイドウォール層の除去された部分を介して前
記第1の導電型と反対の第2の導電型の不純物を導入し
て前記半導体基板内に低濃度の第1の不純物領域(10
a、10b)を形成する工程と、 該第1の不純物領域の形成後に前記絶縁層を除去する工
程と、 該絶縁層の除去後に前記ゲート電極を酸化して該ゲート
電極の酸化層(21)を形成する工程と、 該ゲート電極の酸化層を除去する工程と、 該ゲート電極の酸化層を除去後に該ゲート電極をマスク
として前記第2の導電型の不純物を導入して前記第1の
不純物領域より低濃度の第2の不純物領域(22a、2
2b)を形成する工程と、 該第2の不純物領域の形成後に前記ゲート電極に第2の
サイドウォール層(12a、12b)を形成する工程
と、 前記ゲート電極及び前記第2のサイドウォール層をマス
クとして前記第2の導電型の不純物を導入して前記半導
体基板内に高濃度の第3の不純物領域(15a、15
b)を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項4】 第1の導電型の半導体基板(1)上に絶
縁層(4)を形成して該絶縁層に開口(4a)を形成す
る工程と、 該絶縁層の開口に第1のサイドウォール層(5a、5
b)を形成する工程と、 該第1のサイドウォール層及び前記絶縁層をマスクとし
て前記第1の導電型の不純物を導入して前記半導体基板
内に高濃度の第1の不純物領域(7)を形成する工程
と、 前記第1のサイドウォール層の間にゲート電極(9)を
形成する工程と、 該ゲート電極の周囲の前記第1のサイドウォール層を除
去する工程と、 該第1のサイドウォール層の除去された部分を介して前
記第1の導電型と反対の第2の導電型の不純物を導入し
て前記半導体基板内に低濃度の第2の不純物領域(10
a、10b)を形成する工程と、 該第2の不純物領域の形成後に前記絶縁層を除去する工
程と、 該絶縁層の除去後に前記ゲート電極を酸化して該ゲート
電極の酸化層(21)を形成する工程と、 該ゲート電極の酸化層を除去する工程と、 該ゲート電極の酸化層を除去後に該ゲート電極をマスク
として前記第2の導電型の不純物を導入して前記第2の
不純物領域より低濃度の第3の不純物領域(22a、2
2b)を形成する工程と、 該第3の不純物領域の形成後に前記ゲート電極に第2の
サイドウォール層(12a、12b)を形成する工程
と、 前記ゲート電極及び前記第2のサイドウォール層をマス
クとして前記第2の導電型の不純物を導入して前記半導
体基板内に高濃度の第4の不純物領域(15a、15
b)を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項5】 第1の導電型の半導体基板(1)上に、
第1の酸化層(2)、ポリシリコン層(3)及び第2の
酸化層(4)を順次形成する工程と、 前記ポリシリコン層をストッパとして前記第2の酸化層
に開口(4a)を形成する工程と、 前記第1の酸化層をストッパとして前記開口の前記ポリ
シリコン層を除去する工程と、 前記第1の酸化層の露出された部分及び前記第2の酸化
層上に窒化層(5)を形成し、該窒化層をエッチバック
して第1のサイドウォール層(5a、5b)を形成する
工程と、 前記開口の第1の酸化層を除去後第3の酸化層(6)を
形成し、該第3の酸化層を介して前記第1の導電型の不
純物を導入して高濃度の第1の不純物領域(7)を形成
する工程と、 前記第3の酸化層を除去してゲート酸化層(8)を形成
する工程と、 前記第1のサイドウォール層間にありかつ前記ゲート酸
化層上にゲート電極(9)を形成する工程と、 前記ゲート電極の周囲の第1のサイドウォール層を除去
する工程と、 該第1のサイドウォール層の除去された部分を介して前
記第1の導電型と反対の第2の導電型の不純物を導入し
て前記半導体基板内に低濃度の第2の不純物領域(10
a 、10b)を形成する工程と、 該第2の不純物領域の形成後に前記第2の酸化層及び前
記ポリシリコン層を除去する工程と、 該第2の酸化層及び前記ポリシリコン層の除去後に前記
ゲート電極に第2のサイドウォール層(12a、12
b)を形成する工程と、 前記ゲート電極及び前記第2のサイドウォール層をマス
クとして前記第2の導電型の不純物を導入して前記半導
体基板内に高濃度の第3の不純物領域(15a、15
b)を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項6】 前記第1の不純物領域を形成する工程
は、前記第1の酸化層の除去をウェットエッチによって
行う請求項5に記載の半導体装置の製造方法。 - 【請求項7】 前記第2の酸化層及び前記ポリシリコン
層を除去する工程は、第1のHTO層(11)を形成後
にエッチバックにより前記第2の酸化層及び前記ポリシ
リコン層を除去する請求項5に記載の半導体装置の製造
方法。 - 【請求項8】 前記第2のサイドウォール層を形成する
工程は、第2のHTO層(12)を形成後にエッチバッ
クにより前記第2のサイドウォール層を形成する請求項
5に記載の半導体装置の製造方法。 - 【請求項9】 第1の導電型の半導体基板(1)上に、
第1の酸化層(2)、ポリシリコン層(3)及び第2の
酸化層(4)を順次形成する工程と、 前記ポリシリコン層をストッパとして前記第2の酸化層
に開口(4a)を形成する工程と、 前記第1の酸化層をストッパとして前記開口の前記ポリ
シリコン層を除去する工程と、 前記第1の酸化層の露出された部分及び前記第2の酸化
層上に窒化層(5)を形成し、該窒化層をエッチバック
して第1のサイドウォール層(5a、5b)を形成する
工程と、 前記開口の第1の酸化層を除去後第3の酸化層(6)を
形成し、該第3の酸化層を介して前記第1の導電型の不
純物を導入して高濃度の第1の不純物領域(7)を形成
する工程と、 前記第3の酸化層を除去してゲート酸化層(8)を形成
する工程と、 前記第1のサイドウォール層間にありかつ前記ゲート酸
化層上にゲート電極(9)を形成する工程と、 前記ゲート電極の周囲の第1のサイドウォール層を除去
する工程と、 該第1のサイドウォール層の除去された部分を介して前
記第1の導電型と反対の第2の導電型の不純物を導入し
て前記半導体基板内に低濃度の第2の不純物領域(10
a、10b)を形成する工程と、 該第2の不純物領域の形成後に前記第2の酸化層及び前
記ポリシリコン層を除去する工程と、 該第2の酸化層及び前記ポリシリコン層の除去後に前記
ゲート電極を酸化して該ゲート電極の酸化層(21)を
形成する工程と、 該ゲート電極の酸化層を除去する工程と、 該ゲート電極の酸化層を除去後に該ゲート電極をマスク
として前記第2の導電型の不純物を導入して前記第2の
不純物領域より低濃度の第3の不純物領域(22a、2
2b)を形成する工程と、 該第3の不純物領域の形成後に前記ゲート電極に第2の
サイドウォール層(12a、12b)を形成する工程
と、 前記ゲート電極及び前記第2のサイドウォール層をマス
クとして前記第2の導電型の不純物を導入して前記半導
体基板内に高濃度の第4の不純物領域(15a、15
b)を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項10】 前記第1の不純物領域を形成する工程
は、前記第1の酸化層の除去をウェットエッチによって
行う請求項9に記載の半導体装置の製造方法。 - 【請求項11】 前記第2の酸化層及び前記ポリシリコ
ン層を除去する工程は、第1のHTO層(11)を形成
後にエッチバックにより前記第2の酸化層及び前記ポリ
シリコン層を除去する請求項9に記載の半導体装置の製
造方法。 - 【請求項12】 前記第2のサイドウォール層を形成す
る工程は、第2のHTO層(12)を形成後にエッチバ
ックにより前記第2のサイドウォール層を形成する請求
項9に記載の半導体装置の製造方法。 - 【請求項13】 第1の導電型の半導体基板(1)と、 該半導体基板上に形成されたゲート酸化層(8)と、 該ゲート酸化層上に形成されたゲート電極(9)と、 前記ゲート酸化層下の前記半導体基板内に形成された前
記第1の導電型の不純物領域(7)と、 該第1の導電型の不純物領域の隣接部分の前記半導体基
板内に形成された前記第1の導電型の反対の第2の導電
型の第1の不純物領域(22a、22b)と、 該第2の導電型の第1の不純物領域の隣接部分の前記半
導体基板内に形成され、前記第1の不純物領域の濃度よ
り大きい濃度を有する前記第2の導電型の第2の不純物
領域(10a、10b)と、 該第2の導電型の第2の不純物領域の隣接部分の前記半
導体基板内に形成され、前記第2の不純物領域の濃度よ
り大きい濃度を有する前記第2の導電型の第3の不純物
領域(15a、15b)と、 を具備する半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6225891A JP2586342B2 (ja) | 1994-08-27 | 1994-08-27 | 半導体装置の製造方法 |
US08/519,642 US5597752A (en) | 1994-08-27 | 1995-08-25 | Method for manufacturing LDD type semiconductor device with complete self-alignment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6225891A JP2586342B2 (ja) | 1994-08-27 | 1994-08-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0870119A JPH0870119A (ja) | 1996-03-12 |
JP2586342B2 true JP2586342B2 (ja) | 1997-02-26 |
Family
ID=16836500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6225891A Expired - Lifetime JP2586342B2 (ja) | 1994-08-27 | 1994-08-27 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5597752A (ja) |
JP (1) | JP2586342B2 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100205320B1 (ko) * | 1996-10-25 | 1999-07-01 | 구본준 | 모스펫 및 그 제조방법 |
JP3125726B2 (ja) * | 1997-08-26 | 2001-01-22 | 日本電気株式会社 | 半導体装置の製造方法 |
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US6797576B1 (en) | 2000-03-31 | 2004-09-28 | National Semiconductor Corporation | Fabrication of p-channel field-effect transistor for reducing junction capacitance |
US6566204B1 (en) | 2000-03-31 | 2003-05-20 | National Semiconductor Corporation | Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors |
US6548842B1 (en) | 2000-03-31 | 2003-04-15 | National Semiconductor Corporation | Field-effect transistor for alleviating short-channel effects |
US7145191B1 (en) | 2000-03-31 | 2006-12-05 | National Semiconductor Corporation | P-channel field-effect transistor with reduced junction capacitance |
KR100453950B1 (ko) * | 2000-04-18 | 2004-10-20 | 주식회사 하이닉스반도체 | 모스형 트랜지스터의 게이트전극 형성방법 |
US6617216B1 (en) | 2002-04-04 | 2003-09-09 | Applied Materials, Inc | Quasi-damascene gate, self-aligned source/drain methods for fabricating devices |
CN102403256B (zh) * | 2010-09-08 | 2014-02-26 | 上海华虹宏力半导体制造有限公司 | 赝埋层及制造方法、深孔接触及三极管 |
CN109166805A (zh) * | 2018-09-29 | 2019-01-08 | 深圳市心版图科技有限公司 | 一种功率器件的制造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH01189964A (ja) * | 1988-01-26 | 1989-07-31 | Ricoh Co Ltd | Ldd構造を有する絶縁ゲート型電界効果トランジスタの製造方法 |
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JP2548994B2 (ja) * | 1990-03-19 | 1996-10-30 | 富士通株式会社 | 電界効果型トランジスタ及びその製造方法 |
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-
1994
- 1994-08-27 JP JP6225891A patent/JP2586342B2/ja not_active Expired - Lifetime
-
1995
- 1995-08-25 US US08/519,642 patent/US5597752A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5597752A (en) | 1997-01-28 |
JPH0870119A (ja) | 1996-03-12 |
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