JP2584337Y2 - スイッチング電源 - Google Patents
スイッチング電源Info
- Publication number
- JP2584337Y2 JP2584337Y2 JP7264892U JP7264892U JP2584337Y2 JP 2584337 Y2 JP2584337 Y2 JP 2584337Y2 JP 7264892 U JP7264892 U JP 7264892U JP 7264892 U JP7264892 U JP 7264892U JP 2584337 Y2 JP2584337 Y2 JP 2584337Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- circuit
- output
- detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dc-Dc Converters (AREA)
Description
【0001】
【産業上の利用分野】本考案は、高周波でスイッチング
制御を行って出力を安定化させるスイッチング電源にお
けるIC化されたPWM(パルス幅変調)制御方式のス
イッチング電源に関する。
制御を行って出力を安定化させるスイッチング電源にお
けるIC化されたPWM(パルス幅変調)制御方式のス
イッチング電源に関する。
【0002】
【従来の技術】図5は従来のこの種のスイッチング電源
の回路図を示す。図において、1は直流入力電源、Tは
パルストランス、n1 はその1次巻線、n2 は2次巻
線、n3は補助巻線、Q1 はNチャンネル型のパワーM
OS−FET(以下ではスイッチングトランジスタとい
う)、2はドレイン電流検出回路、3は直流入力電源1
とパルストランスTの1次巻線n1 とスイッチングトラ
ンジスタQ1 とを直列接続してなる1次側回路、4は整
流ダイオードD2 と平滑コンデンサC2 とからなる整流
平滑回路、5は2次巻線n2 と出力端子6との間に整流
平滑回路4を介挿してなる2次側回路である。R1 はバ
イパス用抵抗、7はコンパレータ、8はPWM制御回
路、9はコンパレータ7とPWM制御回路8とを含む半
導体素子、10は補助巻線n3 側の整流ダイオードD1
と平滑コンデンサC1 とからなり直流電源電圧Vccを生
成してPWM制御回路8の電源入力端子に電源供給する
直流電源回路である。
の回路図を示す。図において、1は直流入力電源、Tは
パルストランス、n1 はその1次巻線、n2 は2次巻
線、n3は補助巻線、Q1 はNチャンネル型のパワーM
OS−FET(以下ではスイッチングトランジスタとい
う)、2はドレイン電流検出回路、3は直流入力電源1
とパルストランスTの1次巻線n1 とスイッチングトラ
ンジスタQ1 とを直列接続してなる1次側回路、4は整
流ダイオードD2 と平滑コンデンサC2 とからなる整流
平滑回路、5は2次巻線n2 と出力端子6との間に整流
平滑回路4を介挿してなる2次側回路である。R1 はバ
イパス用抵抗、7はコンパレータ、8はPWM制御回
路、9はコンパレータ7とPWM制御回路8とを含む半
導体素子、10は補助巻線n3 側の整流ダイオードD1
と平滑コンデンサC1 とからなり直流電源電圧Vccを生
成してPWM制御回路8の電源入力端子に電源供給する
直流電源回路である。
【0003】直流入力電源1より入力電源電圧VD が供
給される。いま、半導体素子9におけるPWM制御回路
8よりスイッチングトランジスタQ1 のゲートに“H”
レベルのON制御信号が供給されてスイッチングトラン
ジスタQ1 が導通しているとすると、直流入力電源1か
らの電流はパルストランスTの1次巻線n1 に流れる。
補助巻線n3 に誘起された電圧は、直流電源回路10に
おける整流ダイオードD1 によって整流され、平滑コン
デンサC1 によって平滑直流化されて、直流電源電圧V
ccとしてPWM制御回路8の電源入力端子に印加され
る。
給される。いま、半導体素子9におけるPWM制御回路
8よりスイッチングトランジスタQ1 のゲートに“H”
レベルのON制御信号が供給されてスイッチングトラン
ジスタQ1 が導通しているとすると、直流入力電源1か
らの電流はパルストランスTの1次巻線n1 に流れる。
補助巻線n3 に誘起された電圧は、直流電源回路10に
おける整流ダイオードD1 によって整流され、平滑コン
デンサC1 によって平滑直流化されて、直流電源電圧V
ccとしてPWM制御回路8の電源入力端子に印加され
る。
【0004】スイッチングトランジスタQ1 のドレイン
電流はドレイン電流検出回路2において検出電圧V1 に
変換され、コンパレータ7の非反転入力端子(+)に供
給される。この検出電圧V1 が基準電圧Vref 以下のと
きはコンパレータ7の出力は反転せず“L”レベルのま
まであるから、PWM制御回路8からスイッチングトラ
ンジスタQ1 への出力状態も“H”レベルのON制御信
号を保ち、スイッチングトランジスタQ1 はON状態を
維持する。
電流はドレイン電流検出回路2において検出電圧V1 に
変換され、コンパレータ7の非反転入力端子(+)に供
給される。この検出電圧V1 が基準電圧Vref 以下のと
きはコンパレータ7の出力は反転せず“L”レベルのま
まであるから、PWM制御回路8からスイッチングトラ
ンジスタQ1 への出力状態も“H”レベルのON制御信
号を保ち、スイッチングトランジスタQ1 はON状態を
維持する。
【0005】スイッチングトランジスタQ1 を流れるド
レイン電流が増加してドレイン電流検出回路2による検
出電圧V1 が基準電圧Vref を超えるときは、コンパレ
ータ7の出力が“H”レベルに反転するため、PWM制
御回路8はスイッチングトランジスタQ1 に対して
“L”レベルのOFF制御信号を出力する状態に切り換
わり、スイッチングトランジスタQ1 がOFF状態に反
転する。すると、パルストランスTの1次巻線n1 に電
流が流れなくなるため、2次巻線n2 への電力供給が瞬
間的に遮断される。そして、出力電流IO が所定値を上
回って増加するのを防止する。なお、このとき、直流入
力電源1からの電流はバイパス用抵抗R1 を通って直流
電源回路10の平滑コンデンサC1 を充電するため、P
WM制御回路8への電源供給は保持される。
レイン電流が増加してドレイン電流検出回路2による検
出電圧V1 が基準電圧Vref を超えるときは、コンパレ
ータ7の出力が“H”レベルに反転するため、PWM制
御回路8はスイッチングトランジスタQ1 に対して
“L”レベルのOFF制御信号を出力する状態に切り換
わり、スイッチングトランジスタQ1 がOFF状態に反
転する。すると、パルストランスTの1次巻線n1 に電
流が流れなくなるため、2次巻線n2 への電力供給が瞬
間的に遮断される。そして、出力電流IO が所定値を上
回って増加するのを防止する。なお、このとき、直流入
力電源1からの電流はバイパス用抵抗R1 を通って直流
電源回路10の平滑コンデンサC1 を充電するため、P
WM制御回路8への電源供給は保持される。
【0006】以上のようなPWM制御回路8によるスイ
ッチングトランジスタQ1 のON/OFF制御を通じ
て、出力電流IO を所定の閾値範囲に収めるよう制限し
ている。
ッチングトランジスタQ1 のON/OFF制御を通じ
て、出力電流IO を所定の閾値範囲に収めるよう制限し
ている。
【0007】
【考案が解決しようとする課題】ところで、上記した従
来のスイッチング電源の場合、直流入力電源1による入
力電源電圧VD が変化すると、これに伴って、出力電流
IO の制限点が変動してしまうという現象があった。す
なわち、図6は、入力電源電圧VD をパラメータとし
て、出力電圧VO と出力電流IO の制限点との関係を示
した特性図であるが、図から明らかなように、入力電源
電圧VD が上昇すると出力電流IO の制限点が増加方向
に変動し、入力電源電圧VD が降下すると出力電流IO
の制限点が減少方向に変動する。
来のスイッチング電源の場合、直流入力電源1による入
力電源電圧VD が変化すると、これに伴って、出力電流
IO の制限点が変動してしまうという現象があった。す
なわち、図6は、入力電源電圧VD をパラメータとし
て、出力電圧VO と出力電流IO の制限点との関係を示
した特性図であるが、図から明らかなように、入力電源
電圧VD が上昇すると出力電流IO の制限点が増加方向
に変動し、入力電源電圧VD が降下すると出力電流IO
の制限点が減少方向に変動する。
【0008】このように入力電源電圧VD の変化に伴っ
て出力電流IO の制限点が変動するため、2次側の整流
ダイオードD2 の設計およびパルストランスTの設計に
おいて、出力電流IO の制限点の最大値に合わせて設計
しなければならない。すると、整流ダイオードD2 の電
流定格およびパルストランスTのサイズが自ずと定格負
荷に対して必要以上に大きなものとなってしまい、コス
トアップとともに電源サイズの増大を招くという問題が
あった。
て出力電流IO の制限点が変動するため、2次側の整流
ダイオードD2 の設計およびパルストランスTの設計に
おいて、出力電流IO の制限点の最大値に合わせて設計
しなければならない。すると、整流ダイオードD2 の電
流定格およびパルストランスTのサイズが自ずと定格負
荷に対して必要以上に大きなものとなってしまい、コス
トアップとともに電源サイズの増大を招くという問題が
あった。
【0009】本考案は、このような事情に鑑みて創案さ
れたものであって、2次側整流ダイオードの電流定格お
よびパルストランスのサイズを定格負荷に対して大きめ
に設計する必要性をなくしながらも、入力電源電圧の変
化に起因する出力電流制限点の変動を解消することを目
的とする。
れたものであって、2次側整流ダイオードの電流定格お
よびパルストランスのサイズを定格負荷に対して大きめ
に設計する必要性をなくしながらも、入力電源電圧の変
化に起因する出力電流制限点の変動を解消することを目
的とする。
【0010】
【課題を解決するための手段】本考案に係るスイッチン
グ電源は、パルストランスの1次巻線とスイッチング素
子とを直列接続した1次側回路と、前記パルストランス
の2次巻線と出力端子との間に整流平滑回路を介挿して
なる2次側回路と、前記スイッチング素子を流れる電流
を検出し検出電圧として出力する電流検出回路と、前記
検出電圧と基準電圧とを比較するコンパレータと、検出
電圧が基準電圧を超えるときのコンパレータ出力の入力
時に前記スイッチング素子にOFF制御信号を出力し検
出電圧が基準電圧以下のときのコンパレータ出力の入力
時にON制御信号を出力するPWM制御回路と、前記パ
ルストランスの補助巻線から直流電源電圧を生成して前
記PWM制御回路に電源供給する直流電源回路とを備え
たスイッチング電源において、PWM制御用IC内に、
前記直流電源回路から出力される直流電源電圧の変化を
検出する補助巻線電圧検出回路と、この補助巻線電圧検
出回路による検出電圧に基づいて前記コンパレータの基
準電圧を補正する基準電圧補正回路とを付加したことを
特徴とするものである。
グ電源は、パルストランスの1次巻線とスイッチング素
子とを直列接続した1次側回路と、前記パルストランス
の2次巻線と出力端子との間に整流平滑回路を介挿して
なる2次側回路と、前記スイッチング素子を流れる電流
を検出し検出電圧として出力する電流検出回路と、前記
検出電圧と基準電圧とを比較するコンパレータと、検出
電圧が基準電圧を超えるときのコンパレータ出力の入力
時に前記スイッチング素子にOFF制御信号を出力し検
出電圧が基準電圧以下のときのコンパレータ出力の入力
時にON制御信号を出力するPWM制御回路と、前記パ
ルストランスの補助巻線から直流電源電圧を生成して前
記PWM制御回路に電源供給する直流電源回路とを備え
たスイッチング電源において、PWM制御用IC内に、
前記直流電源回路から出力される直流電源電圧の変化を
検出する補助巻線電圧検出回路と、この補助巻線電圧検
出回路による検出電圧に基づいて前記コンパレータの基
準電圧を補正する基準電圧補正回路とを付加したことを
特徴とするものである。
【0011】
【作用】本考案は、パルストランスの1次巻線に印加さ
れる入力電源電圧の変化に応じて補助巻線に接続の直流
電源回路で生成される直流電源電圧が変化するという現
象を利用したものであり、補助巻線電圧検出回路によっ
て直流電源電圧の変化を検出し、その検出電圧に基づい
て基準電圧補正回路を動作させてコンパレータの基準電
圧を補正することで、入力電源電圧の変化に起因する出
力電流制限点の変動をなくすようにしたものである。
れる入力電源電圧の変化に応じて補助巻線に接続の直流
電源回路で生成される直流電源電圧が変化するという現
象を利用したものであり、補助巻線電圧検出回路によっ
て直流電源電圧の変化を検出し、その検出電圧に基づい
て基準電圧補正回路を動作させてコンパレータの基準電
圧を補正することで、入力電源電圧の変化に起因する出
力電流制限点の変動をなくすようにしたものである。
【0012】
【実施例】以下、本考案に係るスイッチング電源の一実
施例を図面に基づいて詳細に説明する。図1は実施例に
係るスイッチング電源を示す回路図である。
施例を図面に基づいて詳細に説明する。図1は実施例に
係るスイッチング電源を示す回路図である。
【0013】直流入力電源1の正極にパルストランスT
の1次巻線n1 の一端が接続され、1次巻線n1 の他端
はNチャンネル型のパワーMOS−FET:Q1 (以下
ではスイッチングトランジスタQ1 と記載する)のドレ
インが接続されている。スイッチングトランジスタQ1
のソースはドレイン電流検出回路2を介して直流入力電
源1の負極およびグランドGNDに接続され、以上のパ
ルストランスTの1次巻線n1 とスイッチングトランジ
スタQ1 とドレイン電流検出回路2との直列回路が1次
側回路3を構成している。パルストランスTの2次巻線
n2 は、整流ダイオードD2 と平滑コンデンサC2 とか
らなる整流平滑回路4に接続され、平滑コンデンサC2
の両端が出力端子6に接続され、2次巻線n2 と整流平
滑回路4と出力端子6とで2次側回路5を構成してい
る。
の1次巻線n1 の一端が接続され、1次巻線n1 の他端
はNチャンネル型のパワーMOS−FET:Q1 (以下
ではスイッチングトランジスタQ1 と記載する)のドレ
インが接続されている。スイッチングトランジスタQ1
のソースはドレイン電流検出回路2を介して直流入力電
源1の負極およびグランドGNDに接続され、以上のパ
ルストランスTの1次巻線n1 とスイッチングトランジ
スタQ1 とドレイン電流検出回路2との直列回路が1次
側回路3を構成している。パルストランスTの2次巻線
n2 は、整流ダイオードD2 と平滑コンデンサC2 とか
らなる整流平滑回路4に接続され、平滑コンデンサC2
の両端が出力端子6に接続され、2次巻線n2 と整流平
滑回路4と出力端子6とで2次側回路5を構成してい
る。
【0014】ドレイン電流検出回路2は、スイッチング
トランジスタQ1 を流れるドレイン電流を検出し検出電
圧V1 としてコンパレータ7の非反転入力端子(+)に
入力するようになっている。コンパレータ7の反転入力
端子(−)には基準電圧Vref が印加されている。コン
パレータ7は、ドレイン電流の増加に伴って検出電圧V
1 が基準電圧Vref を超えたときに“H”レベルを出力
し、ドレイン電流の減少に伴って検出電圧V1 が基準電
圧Vref 以下となったときに“L”レベルを出力するも
のである。PWM制御回路8は、その入力端子がコンパ
レータ7の出力端子に接続され、その出力端子がスイッ
チングトランジスタQ1 のゲートに接続されている。こ
のPWM制御回路8は、コンパレータ7から“H”レベ
ルを入力したときにスイッチングトランジスタQ1 のゲ
ートに対してOFF制御信号である“L”レベルを出力
し、逆に、コンパレータ7から“L”レベルを入力した
ときにスイッチングトランジスタQ1 のゲートに対して
ON制御信号である“H”レベルを出力するように構成
されている。コンパレータ7とPWM制御回路8とは半
導体素子9として一括的に構成されている。パルストラ
ンスTの補助巻線n3 は、整流ダイオードD1 と平滑コ
ンデンサC1 とからなり直流電源電圧Vccを生成する直
流電源回路10に接続されている。直流電源回路10に
おける平滑コンデンサC1 の正極はバイパス用抵抗R1
を介して直流入力電源1の正極に接続され、その平滑コ
ンデンサC1 の負極はグランドGNDに接続されてい
る。
トランジスタQ1 を流れるドレイン電流を検出し検出電
圧V1 としてコンパレータ7の非反転入力端子(+)に
入力するようになっている。コンパレータ7の反転入力
端子(−)には基準電圧Vref が印加されている。コン
パレータ7は、ドレイン電流の増加に伴って検出電圧V
1 が基準電圧Vref を超えたときに“H”レベルを出力
し、ドレイン電流の減少に伴って検出電圧V1 が基準電
圧Vref 以下となったときに“L”レベルを出力するも
のである。PWM制御回路8は、その入力端子がコンパ
レータ7の出力端子に接続され、その出力端子がスイッ
チングトランジスタQ1 のゲートに接続されている。こ
のPWM制御回路8は、コンパレータ7から“H”レベ
ルを入力したときにスイッチングトランジスタQ1 のゲ
ートに対してOFF制御信号である“L”レベルを出力
し、逆に、コンパレータ7から“L”レベルを入力した
ときにスイッチングトランジスタQ1 のゲートに対して
ON制御信号である“H”レベルを出力するように構成
されている。コンパレータ7とPWM制御回路8とは半
導体素子9として一括的に構成されている。パルストラ
ンスTの補助巻線n3 は、整流ダイオードD1 と平滑コ
ンデンサC1 とからなり直流電源電圧Vccを生成する直
流電源回路10に接続されている。直流電源回路10に
おける平滑コンデンサC1 の正極はバイパス用抵抗R1
を介して直流入力電源1の正極に接続され、その平滑コ
ンデンサC1 の負極はグランドGNDに接続されてい
る。
【0015】以上説明した回路構成は従来例(図5)と
同様である。本実施例では、以上の回路構成に加えて次
のような回路が付加されている。
同様である。本実施例では、以上の回路構成に加えて次
のような回路が付加されている。
【0016】補助巻線n3 に接続されて直流電源電圧V
ccを生成する直流電源回路10とその直流電源電圧Vcc
を電源入力端子に受けるPWM制御回路8との間に、直
流電源電圧Vccの変化を検出する補助巻線電圧検出回路
11が設けられている。そして、この補助巻線電圧検出
回路11による検出電圧VDET に基づいてコンパレータ
7の基準電圧Vref を補正する基準電圧補正回路12を
設けてある。この基準電圧補正回路12は、直流電源電
圧Vccが上昇して検出電圧VDET が上昇したときに基準
電圧Vref を低下させ、逆に、直流電源電圧Vccが降下
して検出電圧VDET が降下したときに基準電圧Vref を
上昇させるように構成されている。すなわち、補助巻線
電圧検出回路11と基準電圧補正回路12とにより、入
力電源電圧VD の変化にかかわらず、出力端子6からの
出力電流IO の制限点の変動を防止するように構成して
ある。なお、これらの補助巻線電圧検出回路11と基準
電圧補正回路12もコンパレータ7やPWM制御回路8
と同様に半導体素子9の構成要素として一括的に構成さ
れている。
ccを生成する直流電源回路10とその直流電源電圧Vcc
を電源入力端子に受けるPWM制御回路8との間に、直
流電源電圧Vccの変化を検出する補助巻線電圧検出回路
11が設けられている。そして、この補助巻線電圧検出
回路11による検出電圧VDET に基づいてコンパレータ
7の基準電圧Vref を補正する基準電圧補正回路12を
設けてある。この基準電圧補正回路12は、直流電源電
圧Vccが上昇して検出電圧VDET が上昇したときに基準
電圧Vref を低下させ、逆に、直流電源電圧Vccが降下
して検出電圧VDET が降下したときに基準電圧Vref を
上昇させるように構成されている。すなわち、補助巻線
電圧検出回路11と基準電圧補正回路12とにより、入
力電源電圧VD の変化にかかわらず、出力端子6からの
出力電流IO の制限点の変動を防止するように構成して
ある。なお、これらの補助巻線電圧検出回路11と基準
電圧補正回路12もコンパレータ7やPWM制御回路8
と同様に半導体素子9の構成要素として一括的に構成さ
れている。
【0017】図2は、補助巻線電圧検出回路11および
基準電圧補正回路12の構成を具体的レベルで例示して
スイッチング電源の全体を示した回路図である。すなわ
ち、直流電源電圧Vccの変化を検出する補助巻線電圧検
出回路11は、平滑コンデンサC1 の正極とグランドG
NDとの間に直列接続された分圧抵抗R2 ,R3 で構成
されている。その分圧抵抗R2 ,R3 の抵抗分割点から
の出力が検出電圧VDET となる。また、基準電圧補正回
路12は、NPN型のトランジスタQ2 と抵抗R4 とか
ら構成されている。トランジスタQ2 は、そのベースが
分圧抵抗R2 ,R3 の抵抗分割点に接続され、コレクタ
がコンパレータ7の反転入力端子(−)接続され、エミ
ッタが抵抗R4 を介してグランドGNDに接続されてい
る。トランジスタQ2 のコレクタ電流は検出電圧VDET
が上昇するに従って増加するため、コンパレータ7の反
転入力端子(−)に印加される基準電圧Vref は降下す
る。したがって、この基準電圧Vref と比較されるべき
ドレイン電流検出回路2による検出電圧V1 が標準より
低いレベルでもコンパレータ7の出力は“L”レベルか
ら“H”レベルに反転するようになる。逆に、トランジ
スタQ2 のコレクタ電流は検出電圧VDET が降下するに
従って減少するため、コンパレータ7の反転入力端子
(−)に印加される基準電圧Vref は上昇する。したが
って、この基準電圧Vref と比較されるべきドレイン電
流検出回路2による検出電圧V1 が標準より高いレベル
でもコンパレータ7の出力は“H”レベルから“L”レ
ベルに反転するようになる。
基準電圧補正回路12の構成を具体的レベルで例示して
スイッチング電源の全体を示した回路図である。すなわ
ち、直流電源電圧Vccの変化を検出する補助巻線電圧検
出回路11は、平滑コンデンサC1 の正極とグランドG
NDとの間に直列接続された分圧抵抗R2 ,R3 で構成
されている。その分圧抵抗R2 ,R3 の抵抗分割点から
の出力が検出電圧VDET となる。また、基準電圧補正回
路12は、NPN型のトランジスタQ2 と抵抗R4 とか
ら構成されている。トランジスタQ2 は、そのベースが
分圧抵抗R2 ,R3 の抵抗分割点に接続され、コレクタ
がコンパレータ7の反転入力端子(−)接続され、エミ
ッタが抵抗R4 を介してグランドGNDに接続されてい
る。トランジスタQ2 のコレクタ電流は検出電圧VDET
が上昇するに従って増加するため、コンパレータ7の反
転入力端子(−)に印加される基準電圧Vref は降下す
る。したがって、この基準電圧Vref と比較されるべき
ドレイン電流検出回路2による検出電圧V1 が標準より
低いレベルでもコンパレータ7の出力は“L”レベルか
ら“H”レベルに反転するようになる。逆に、トランジ
スタQ2 のコレクタ電流は検出電圧VDET が降下するに
従って減少するため、コンパレータ7の反転入力端子
(−)に印加される基準電圧Vref は上昇する。したが
って、この基準電圧Vref と比較されるべきドレイン電
流検出回路2による検出電圧V1 が標準より高いレベル
でもコンパレータ7の出力は“H”レベルから“L”レ
ベルに反転するようになる。
【0018】次に、以上のように構成されたスイッチン
グ電源の動作を説明する。直流入力電源1より入力電源
電圧VD が供給される。いま、半導体素子9におけるP
WM制御回路8よりスイッチングトランジスタQ1 のゲ
ートに“H”レベルのON制御信号が供給されてスイッ
チングトランジスタQ1 が導通しているとすると、直流
入力電源1からの電流はパルストランスTの1次巻線n
1 に流れる。パルストランスTの2次巻線n2 には誘起
電圧が生じ、これが整流平滑回路4における整流ダイオ
ードD2 によって整流され、平滑コンデンサC2 によっ
て平滑直流化され、一定の出力電圧VO として出力端子
6から出力される。補助巻線n3 に誘起された電圧は、
直流電源回路10における整流ダイオードD1 によって
整流され、平滑コンデンサC1 によって平滑直流化され
て、直流電源電圧VccとしてPWM制御回路8の電源入
力端子に印加される。
グ電源の動作を説明する。直流入力電源1より入力電源
電圧VD が供給される。いま、半導体素子9におけるP
WM制御回路8よりスイッチングトランジスタQ1 のゲ
ートに“H”レベルのON制御信号が供給されてスイッ
チングトランジスタQ1 が導通しているとすると、直流
入力電源1からの電流はパルストランスTの1次巻線n
1 に流れる。パルストランスTの2次巻線n2 には誘起
電圧が生じ、これが整流平滑回路4における整流ダイオ
ードD2 によって整流され、平滑コンデンサC2 によっ
て平滑直流化され、一定の出力電圧VO として出力端子
6から出力される。補助巻線n3 に誘起された電圧は、
直流電源回路10における整流ダイオードD1 によって
整流され、平滑コンデンサC1 によって平滑直流化され
て、直流電源電圧VccとしてPWM制御回路8の電源入
力端子に印加される。
【0019】スイッチングトランジスタQ1 のドレイン
電流はドレイン電流検出回路2において検出電圧V1 に
変換され、コンパレータ7の非反転入力端子(+)に供
給される。この検出電圧V1 が基準電圧Vref 以下のと
きはコンパレータ7の出力は反転せず“L”レベルのま
まであるから、PWM制御回路8からスイッチングトラ
ンジスタQ1 のゲートへの出力状態も“H”レベルのO
N制御信号を保ち、スイッチングトランジスタQ1 はO
N状態を維持する。
電流はドレイン電流検出回路2において検出電圧V1 に
変換され、コンパレータ7の非反転入力端子(+)に供
給される。この検出電圧V1 が基準電圧Vref 以下のと
きはコンパレータ7の出力は反転せず“L”レベルのま
まであるから、PWM制御回路8からスイッチングトラ
ンジスタQ1 のゲートへの出力状態も“H”レベルのO
N制御信号を保ち、スイッチングトランジスタQ1 はO
N状態を維持する。
【0020】スイッチングトランジスタQ1 を流れるド
レイン電流が増加してドレイン電流検出回路2による検
出電圧V1 が基準電圧Vref を超えるときは、コンパレ
ータ7の出力が“H”レベルに反転するため、PWM制
御回路8はスイッチングトランジスタQ1 のゲートに対
して“L”レベルのOFF制御信号を出力する状態に切
り換わり、スイッチングトランジスタQ1 がOFF状態
に反転する。すると、パルストランスTの1次巻線n1
に電流が流れなくなるため、2次巻線n2 への電力供給
が瞬間的に遮断される。そして、出力電流IO が所定値
を上回って増加するのを防止する。なお、このとき、直
流入力電源1からの電流はバイパス用抵抗R1 を通って
直流電源回路10の平滑コンデンサC1 を充電するた
め、PWM制御回路8への電源供給は保持される。
レイン電流が増加してドレイン電流検出回路2による検
出電圧V1 が基準電圧Vref を超えるときは、コンパレ
ータ7の出力が“H”レベルに反転するため、PWM制
御回路8はスイッチングトランジスタQ1 のゲートに対
して“L”レベルのOFF制御信号を出力する状態に切
り換わり、スイッチングトランジスタQ1 がOFF状態
に反転する。すると、パルストランスTの1次巻線n1
に電流が流れなくなるため、2次巻線n2 への電力供給
が瞬間的に遮断される。そして、出力電流IO が所定値
を上回って増加するのを防止する。なお、このとき、直
流入力電源1からの電流はバイパス用抵抗R1 を通って
直流電源回路10の平滑コンデンサC1 を充電するた
め、PWM制御回路8への電源供給は保持される。
【0021】以上のようなPWM制御回路8によるスイ
ッチングトランジスタQ1 のON/OFF制御を通じ
て、出力電流IO を所定の閾値範囲に収めるように制限
している。
ッチングトランジスタQ1 のON/OFF制御を通じ
て、出力電流IO を所定の閾値範囲に収めるように制限
している。
【0022】さて、直流入力電源1による入力電源電圧
VD が変化すると、それに追随して直流電源回路10に
よる直流電源電圧Vccも変化する。その様子を図3に示
す。
VD が変化すると、それに追随して直流電源回路10に
よる直流電源電圧Vccも変化する。その様子を図3に示
す。
【0023】すなわち、入力電源電圧VD が上昇するの
に従って直流電源電圧Vccも上昇し、逆に、入力電源電
圧VD が降下するに従って直流電源電圧Vccも降下す
る。
に従って直流電源電圧Vccも上昇し、逆に、入力電源電
圧VD が降下するに従って直流電源電圧Vccも降下す
る。
【0024】従来例においては、入力電源電圧VD が上
昇すると出力端子6からの出力電流IO の制限点が増加
方向に変動し、逆に、入力電源電圧VD が降下すると出
力電流IO の制限点が減少方向に変動していた(図6参
照)。本考案は、補助巻線電圧検出回路11と基準電圧
補正回路12との追加により、このような出力電流IO
の制限点の変動を防止する。
昇すると出力端子6からの出力電流IO の制限点が増加
方向に変動し、逆に、入力電源電圧VD が降下すると出
力電流IO の制限点が減少方向に変動していた(図6参
照)。本考案は、補助巻線電圧検出回路11と基準電圧
補正回路12との追加により、このような出力電流IO
の制限点の変動を防止する。
【0025】すなわち、入力電源電圧VD が上昇したと
きは、直流電源回路10による直流電源電圧Vccも比例
的に上昇するが、この直流電源電圧Vccの上昇が補助巻
線電圧検出回路11による検出電圧VDET の上昇として
検出される。すなわち、分圧抵抗R2 ,R3 における抵
抗分割点での検出電圧VDET が上昇する。すると、トラ
ンジスタQ2 のコレクタ電流が増加し、基準電圧Vref
が標準よりも降下する。その結果、ドレイン電流検出回
路2による検出電圧V1 が標準よりも低いレベルにおい
て相対的に基準電圧Vref を超えるようになり、コンパ
レータ7の出力を標準よりも早い時機において“H”レ
ベルに反転してPWM制御回路8からの出力をOFF制
御信号である“L”レベルに反転するため、スイッチン
グトランジスタQ1 がOFFとなる。すなわち、スイッ
チングトランジスタQ1 を流れるドレイン電流のより低
いレベルにおいて1次巻線n1 を流れる電流を遮断する
から、入力電源電圧VD が上昇しても出力電流IO の制
限点は上がらず一定値に保たれることになる。
きは、直流電源回路10による直流電源電圧Vccも比例
的に上昇するが、この直流電源電圧Vccの上昇が補助巻
線電圧検出回路11による検出電圧VDET の上昇として
検出される。すなわち、分圧抵抗R2 ,R3 における抵
抗分割点での検出電圧VDET が上昇する。すると、トラ
ンジスタQ2 のコレクタ電流が増加し、基準電圧Vref
が標準よりも降下する。その結果、ドレイン電流検出回
路2による検出電圧V1 が標準よりも低いレベルにおい
て相対的に基準電圧Vref を超えるようになり、コンパ
レータ7の出力を標準よりも早い時機において“H”レ
ベルに反転してPWM制御回路8からの出力をOFF制
御信号である“L”レベルに反転するため、スイッチン
グトランジスタQ1 がOFFとなる。すなわち、スイッ
チングトランジスタQ1 を流れるドレイン電流のより低
いレベルにおいて1次巻線n1 を流れる電流を遮断する
から、入力電源電圧VD が上昇しても出力電流IO の制
限点は上がらず一定値に保たれることになる。
【0026】上記とは逆に、入力電源電圧VD が降下し
たときは、直流電源電圧Vccも比例的に降下し、これが
補助巻線電圧検出回路11による検出電圧VDET の降下
として検出される。すると、トランジスタQ2 のコレク
タ電流が減少し、基準電圧Vref が標準よりも上昇す
る。その結果、ドレイン電流検出回路2による検出電圧
V1 が標準よりも高いレベルにおいて相対的に基準電圧
Vref 以下となり、コンパレータ7の出力を“L”レベ
ルに反転してPWM制御回路8からの出力をON制御信
号である“H”レベルに反転するため、スイッチングト
ランジスタQ1 がONとなる。すなわち、1次巻線n1
に対して、それを流れる電流を一旦遮断した時点から標
準よりも早い時機において再び1次巻線n1 に電流を流
すようになるから、入力電源電圧VD が降下しても出力
電流IO の制限点は下がらず一定値に保たれることにな
る。入力電源電圧VD の変化に対する出力電圧VO と出
力電流IO の制限点との関係を示す特性図を図4に示
す。入力電源電圧VD の変化にかかわらず出力電流IO
の制限点は変動しない。
たときは、直流電源電圧Vccも比例的に降下し、これが
補助巻線電圧検出回路11による検出電圧VDET の降下
として検出される。すると、トランジスタQ2 のコレク
タ電流が減少し、基準電圧Vref が標準よりも上昇す
る。その結果、ドレイン電流検出回路2による検出電圧
V1 が標準よりも高いレベルにおいて相対的に基準電圧
Vref 以下となり、コンパレータ7の出力を“L”レベ
ルに反転してPWM制御回路8からの出力をON制御信
号である“H”レベルに反転するため、スイッチングト
ランジスタQ1 がONとなる。すなわち、1次巻線n1
に対して、それを流れる電流を一旦遮断した時点から標
準よりも早い時機において再び1次巻線n1 に電流を流
すようになるから、入力電源電圧VD が降下しても出力
電流IO の制限点は下がらず一定値に保たれることにな
る。入力電源電圧VD の変化に対する出力電圧VO と出
力電流IO の制限点との関係を示す特性図を図4に示
す。入力電源電圧VD の変化にかかわらず出力電流IO
の制限点は変動しない。
【0027】以上のように、入力電源電圧VD が変化し
ても、基準電圧Vref の補正を通じて出力電流IO の制
限点が変動しないようにしたので、2次側の整流ダイオ
ードD2 の電流定格やパルストランスTのサイズを定格
負荷に対して大きめにする必要性がなくなり、その定格
負荷に合わせて設計することができる。
ても、基準電圧Vref の補正を通じて出力電流IO の制
限点が変動しないようにしたので、2次側の整流ダイオ
ードD2 の電流定格やパルストランスTのサイズを定格
負荷に対して大きめにする必要性がなくなり、その定格
負荷に合わせて設計することができる。
【0028】
【考案の効果】以上のように、本考案によれば、補助巻
線電圧検出回路と基準電圧補正回路とを付加することに
より、入力電源電圧が変化しても出力電流制限点が変動
しないようにしたので、2次側の整流ダイオードの電流
定格およびパルストランスのサイズを従来例のように必
要以上に大きくする必要性がなくなり、コストダウンを
図ることができるとともに電源サイズを小さくすること
ができる。
線電圧検出回路と基準電圧補正回路とを付加することに
より、入力電源電圧が変化しても出力電流制限点が変動
しないようにしたので、2次側の整流ダイオードの電流
定格およびパルストランスのサイズを従来例のように必
要以上に大きくする必要性がなくなり、コストダウンを
図ることができるとともに電源サイズを小さくすること
ができる。
【図1】本考案の一実施例に係るPWM制御用半導体素
子を用いたスイッチング電源の回路図である。
子を用いたスイッチング電源の回路図である。
【図2】実施例において補助巻線電圧検出回路と基準電
圧補正回路の構成を具体的レベルで例示してスイッチン
グ電源の全体を示した回路図である。
圧補正回路の構成を具体的レベルで例示してスイッチン
グ電源の全体を示した回路図である。
【図3】実施例において入力電源電圧の変化に対する直
流電源回路による直流電源電圧の変化を示す特性図であ
る。
流電源回路による直流電源電圧の変化を示す特性図であ
る。
【図4】実施例において入力電源電圧の変化に対する出
力電圧と出力電流の制限点との関係を示す特性図であ
る。
力電圧と出力電流の制限点との関係を示す特性図であ
る。
【図5】従来例に係るPWM制御用半導体素子を用いた
スイッチング電源の回路図である。
スイッチング電源の回路図である。
【図6】従来例において入力電源電圧の変化に対する出
力電圧と出力電流の制限点との関係を示す特性図であ
る。
力電圧と出力電流の制限点との関係を示す特性図であ
る。
1 直流入力電源 2 ドレイン電流検出回路 3 1次側回路 4 整流平滑回路 5 2次側回路 6 出力端子 7 コンパレータ 8 PWM制御回路 9 半導体素子 10 直流電源回路 11 補助巻線電圧検出回路 12 基準電圧補正回路 T パルストランス n1 1次巻線 n2 2次巻線 n3 補助巻線 Q1 スイッチングトランジスタ(パワーMOS−F
ET) Q2 基準電圧補正用のトランジスタ D1 整流ダイオード D2 整流ダイオード C1 平滑コンデンサ C2 平滑コンデンサ R1 バイパス用抵抗 R2 分圧抵抗 R3 分圧抵抗 IO 出力電流 VO 出力電圧 VD 入力電源電圧 Vcc 直流電源電圧 Vref 基準電圧 V1 検出電圧 VDET 補助巻線電圧検出回路による検出電圧
ET) Q2 基準電圧補正用のトランジスタ D1 整流ダイオード D2 整流ダイオード C1 平滑コンデンサ C2 平滑コンデンサ R1 バイパス用抵抗 R2 分圧抵抗 R3 分圧抵抗 IO 出力電流 VO 出力電圧 VD 入力電源電圧 Vcc 直流電源電圧 Vref 基準電圧 V1 検出電圧 VDET 補助巻線電圧検出回路による検出電圧
Claims (1)
- 【請求項1】 パルストランスの1次巻線とスイッチン
グ素子とを直列接続した1次側回路と、前記パルストラ
ンスの2次巻線と出力端子との間に整流平滑回路を介挿
してなる2次側回路と、前記スイッチング素子を流れる
電流を検出し検出電圧として出力する電流検出回路と、
前記検出電圧と基準電圧とを比較するコンパレータと、
検出電圧が基準電圧を超えるときのコンパレータ出力の
入力時に前記スイッチング素子にOFF制御信号を出力
し検出電圧が基準電圧以下のときのコンパレータ出力の
入力時にON制御信号を出力するPWM制御回路と、前
記パルストランスの補助巻線から直流電源電圧を生成し
て前記PWM制御回路に電源供給する直流電源回路とを
備えたスイッチング電源において、 前記直流電源回路から出力される直流電源電圧の変化を
検出する補助巻線電圧検出回路と、この補助巻線電圧検
出回路による検出電圧に基づいて前記コンパレータの基
準電圧を補正する基準電圧補正回路とを付加したことを
特徴とするスイッチング電源。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7264892U JP2584337Y2 (ja) | 1992-10-19 | 1992-10-19 | スイッチング電源 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7264892U JP2584337Y2 (ja) | 1992-10-19 | 1992-10-19 | スイッチング電源 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0641386U JPH0641386U (ja) | 1994-05-31 |
JP2584337Y2 true JP2584337Y2 (ja) | 1998-10-30 |
Family
ID=13495416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7264892U Expired - Fee Related JP2584337Y2 (ja) | 1992-10-19 | 1992-10-19 | スイッチング電源 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2584337Y2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200740089A (en) | 2006-03-07 | 2007-10-16 | Rohm Co Ltd | Capacitor charging apparatus |
JP2010528574A (ja) * | 2007-05-25 | 2010-08-19 | トムソン ライセンシング | 電源 |
JP2012235561A (ja) * | 2011-04-28 | 2012-11-29 | Mitsumi Electric Co Ltd | 直流電源装置 |
KR101501854B1 (ko) * | 2013-12-20 | 2015-03-11 | 엘에스산전 주식회사 | 동기 정류기의 구동 장치 |
-
1992
- 1992-10-19 JP JP7264892U patent/JP2584337Y2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0641386U (ja) | 1994-05-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6813171B2 (en) | Dissipative clamping of an electrical circuit with a clamp voltage varied in response to an input voltage | |
US6125046A (en) | Switching power supply having a high efficiency starting circuit | |
KR0152252B1 (ko) | 5핀을 갖는 능동역률보정집적회로 | |
US6657877B2 (en) | Power supply circuit | |
US7518836B2 (en) | Switching mode power supply and method for performing protection operation thereof | |
US8248827B2 (en) | Circuit for output current detect, circuit for output current feedback, and SMPS which limits output current by primary side feedback | |
US5784231A (en) | Overvoltage protection for SMPS based on demagnetization signal | |
US20050276079A1 (en) | Variable-frequency flyback converter with synchronous rectification function | |
JP4432115B2 (ja) | スイッチング電源装置 | |
JP2584337Y2 (ja) | スイッチング電源 | |
EP3709488B1 (en) | Voltage regulator system | |
US5708572A (en) | Switched-mode power supply | |
US10622901B2 (en) | Low loss IC self supply | |
JPH01270727A (ja) | 突入電流制限回路 | |
JP3523091B2 (ja) | スイッチング電源装置 | |
JPH05308733A (ja) | 充電回路方式及び充電装置 | |
JP2004519190A (ja) | スイッチング電源 | |
JPS63167639A (ja) | 充電回路 | |
JP2580379Y2 (ja) | スイッチング安定化電源装置 | |
JP3397996B2 (ja) | 電源回路 | |
JPH0654525A (ja) | Dc/dcコンバータ | |
JP2022084503A (ja) | 集積回路、及び電源回路 | |
JP2003018826A (ja) | バッテリ充電用dc−dcコンバータ装置 | |
JP4109357B2 (ja) | 電源回路 | |
JPH0639366Y2 (ja) | 直流安定化電源装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |