JP2574796B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JP2574796B2 JP2574796B2 JP62149027A JP14902787A JP2574796B2 JP 2574796 B2 JP2574796 B2 JP 2574796B2 JP 62149027 A JP62149027 A JP 62149027A JP 14902787 A JP14902787 A JP 14902787A JP 2574796 B2 JP2574796 B2 JP 2574796B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、通信制御技術さらにはマイクロプロセッ
サ間のシリアル通信に適用して特に有効な技術に関し、
例えばモデム（MODEM）を用いたシリアル通信システム
において、バイト同期型プロトコルに従った通信を行な
うシリアル通信装置に利用して有効な技術に関する。
サ間のシリアル通信に適用して特に有効な技術に関し、
例えばモデム（MODEM）を用いたシリアル通信システム
において、バイト同期型プロトコルに従った通信を行な
うシリアル通信装置に利用して有効な技術に関する。
［従来の技術］ 従来、マイクロプロセッサ間でシリアル通信を行なえ
るようにするため、日本電気［株］製μPD7201Aのよう
な通信用LSIが提供されている。第３図には、この通信
用LSIμPD7201Aを使ったシステムの一例が示されてい
る。
るようにするため、日本電気［株］製μPD7201Aのよう
な通信用LSIが提供されている。第３図には、この通信
用LSIμPD7201Aを使ったシステムの一例が示されてい
る。
すなわち、マイクロプロセッサCPLに、システムバスB
USを介して、メモリMEMとともにDMAコントローラDMACお
よびシリアル通信LSI SIOが接続されている。シリアル
通信LSI SIOと通信回線との間には送受信データの変
調、復調を行なったり、受信データからクロックを形成
したりするモデムMODEMが設けられている。
USを介して、メモリMEMとともにDMAコントローラDMACお
よびシリアル通信LSI SIOが接続されている。シリアル
通信LSI SIOと通信回線との間には送受信データの変
調、復調を行なったり、受信データからクロックを形成
したりするモデムMODEMが設けられている。
ところで、BISYNCと呼ばれるバイト同期型プロトコル
に従った通信では、第２図のようなSYNCキャラクタもし
くはフラグパターンと呼ばれる同期パターンSYNと、通
信したいデータの入るテキスト領域TXTと、CRCキャラク
タと呼ばれるエラー検出用符号の入るチェックコード領
域BCCからなるメッセージ（フレーム）を送信する際
に、１回の伝送の最初と最後のキャラクタがモデムに正
しく送信されたことを確認するために、パッドキャラク
タと呼ばれるアイドルパターンPADを追加することを定
めている。
に従った通信では、第２図のようなSYNCキャラクタもし
くはフラグパターンと呼ばれる同期パターンSYNと、通
信したいデータの入るテキスト領域TXTと、CRCキャラク
タと呼ばれるエラー検出用符号の入るチェックコード領
域BCCからなるメッセージ（フレーム）を送信する際
に、１回の伝送の最初と最後のキャラクタがモデムに正
しく送信されたことを確認するために、パッドキャラク
タと呼ばれるアイドルパターンPADを追加することを定
めている。
従来、μPD7201Aのような通信用LSIでは、SYNCキャラ
クタ（フラグパターン）を入れる２バイトのコントロー
ルレジスタが設けられており、このコントロールレジス
タを使って同期パターン（SYNCキャラクタ）とアイドル
パターン（パッドキャラクタ）を送信するようにしてい
た（日本電気［株］1984年発行、「μPD7201A MPSC
ユーザーズマニュアル」第70頁〜第73頁参照）。
クタ（フラグパターン）を入れる２バイトのコントロー
ルレジスタが設けられており、このコントロールレジス
タを使って同期パターン（SYNCキャラクタ）とアイドル
パターン（パッドキャラクタ）を送信するようにしてい
た（日本電気［株］1984年発行、「μPD7201A MPSC
ユーザーズマニュアル」第70頁〜第73頁参照）。
［発明が解決しようとする問題点］ BISYNCプロトコルに従ったシリアル通信の可能な従来
の通信用LSIでは、同一のコントロールレジスタを使っ
て同期パターンとアイドルパターンの送信を行なってい
たため、送信時にアイドルパターンと同期パターンの書
き変えを行なわなくてはならない。特に、複数フレーム
のメッセージを送信する場合には、フレームごとに毎回
アイドルパターンと同期パターンの書換えが必要とな
り、制御シーケンス（マイクロプログラム）が複雑にな
るという問題があった。
の通信用LSIでは、同一のコントロールレジスタを使っ
て同期パターンとアイドルパターンの送信を行なってい
たため、送信時にアイドルパターンと同期パターンの書
き変えを行なわなくてはならない。特に、複数フレーム
のメッセージを送信する場合には、フレームごとに毎回
アイドルパターンと同期パターンの書換えが必要とな
り、制御シーケンス（マイクロプログラム）が複雑にな
るという問題があった。
この発明の目的は、マイクロプロセッサ間のシリアル
通信における送信時の制御シーケンスを簡略化すること
にある。
通信における送信時の制御シーケンスを簡略化すること
にある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、通信用LIS内に、送信されるデータの先頭
に付加される同期パターンを設定するためのレジスタと
別個に、送信前のアイドル時に送信されるアイドルパタ
ーンを設定するためのレジスタを設けるものである。
に付加される同期パターンを設定するためのレジスタと
別個に、送信前のアイドル時に送信されるアイドルパタ
ーンを設定するためのレジスタを設けるものである。
［作用］ 上記手段によれば、システムの立上がりの際に、同期
パターンとアイドルパターンを各々別個のレジスタに設
定しておけば、各メッセージの送信時にいちいちレジス
タを書き換える必要がなくなり、これによって送信時の
制御シーケンスを簡略化するという上記目的を達成する
ことができる。
パターンとアイドルパターンを各々別個のレジスタに設
定しておけば、各メッセージの送信時にいちいちレジス
タを書き換える必要がなくなり、これによって送信時の
制御シーケンスを簡略化するという上記目的を達成する
ことができる。
以下、本発明の一実施例を第１図を用いて説明する。
［実施例］ この実施例は、本発明を通信用LSIとしてのシリアル
通信ユニットに適用した場合である。このシリアル通信
ユニット10は、送信部と受信部とから構成されており、
第１図には、このうち送信部の構成が示されている。
通信ユニットに適用した場合である。このシリアル通信
ユニット10は、送信部と受信部とから構成されており、
第１図には、このうち送信部の構成が示されている。
送信部は、送信すべきデータが複数バイト格納される
送信データFIFO11と、この送信データFIFO11に格納され
た送信データを１バイトずつ取り出してシリアルデータ
に変換して出力するためのシフトレジスタ12と、同期パ
ターンを設定可能な２バイトのフラグパターンレジスタ
13を有している。送信データFIFO11には、インタフェー
ス回路14を介してマイクロプロセッサもしくはDMAコン
トローラによって、送信されるデータが、システムメモ
リから次々と転送される。特に制限されないが、この実
施例ではフラグパターンレジスタ13に設定された同期パ
ターンは直接送信ライン上に出力されるように構成され
ている。
送信データFIFO11と、この送信データFIFO11に格納され
た送信データを１バイトずつ取り出してシリアルデータ
に変換して出力するためのシフトレジスタ12と、同期パ
ターンを設定可能な２バイトのフラグパターンレジスタ
13を有している。送信データFIFO11には、インタフェー
ス回路14を介してマイクロプロセッサもしくはDMAコン
トローラによって、送信されるデータが、システムメモ
リから次々と転送される。特に制限されないが、この実
施例ではフラグパターンレジスタ13に設定された同期パ
ターンは直接送信ライン上に出力されるように構成され
ている。
そして、この実施例の通信用LSI10には、送信される
フレームの前後に挿入されるアイドルパターンを設定す
るためのアイドルパターンレジスタ15が設けられてお
り、このアイドルパターンレジスタ15に設定されたアイ
ドルパターンは送信用のシフトレジスタ12に転送され、
シリアル信号に交換されて出力されるようにされてい
る。
フレームの前後に挿入されるアイドルパターンを設定す
るためのアイドルパターンレジスタ15が設けられてお
り、このアイドルパターンレジスタ15に設定されたアイ
ドルパターンは送信用のシフトレジスタ12に転送され、
シリアル信号に交換されて出力されるようにされてい
る。
アイドルパターンレジスタ15は、フレーム先頭のSYNC
バイト（同期パターン）の前に挿入されるアイドルパタ
ーンと、フレーム末尾のチェックコードの次に挿入され
るアイドルパターンとして、それぞれ異なるパターンを
設定できるようにするため２バイトで構成されている。
バイト（同期パターン）の前に挿入されるアイドルパタ
ーンと、フレーム末尾のチェックコードの次に挿入され
るアイドルパターンとして、それぞれ異なるパターンを
設定できるようにするため２バイトで構成されている。
この実施例の通信用LSIでは、送信を開始する前に予
めフラグパターンレジスタ13へ同期パターンを、またア
イドルパターンレジスタ15にアイドルパターンをそれぞ
れ設定しておく。そして、マイクロプロセッサから送信
を指示する送信イネーブル信号が入力されると、直ちに
アイドルパターンレジスタ15内の先行アイドルパターン
がシフトレジスタ12に転送されてアイドルパターンが送
信される。それから、送信データがシステムメモリ側か
ら送られてFIFO11に入った時点でアイドルパターンの送
信が中断され、代わってフラグパターンレジスタ13内の
２バイトの同期パターンが出力される。そして。２バイ
トの同期パターンの送信が終了した時点で、送信データ
FIFO11内の最初の送信データがシフトレジスタ12に転送
され、同期パターンに連続して送信される。
めフラグパターンレジスタ13へ同期パターンを、またア
イドルパターンレジスタ15にアイドルパターンをそれぞ
れ設定しておく。そして、マイクロプロセッサから送信
を指示する送信イネーブル信号が入力されると、直ちに
アイドルパターンレジスタ15内の先行アイドルパターン
がシフトレジスタ12に転送されてアイドルパターンが送
信される。それから、送信データがシステムメモリ側か
ら送られてFIFO11に入った時点でアイドルパターンの送
信が中断され、代わってフラグパターンレジスタ13内の
２バイトの同期パターンが出力される。そして。２バイ
トの同期パターンの送信が終了した時点で、送信データ
FIFO11内の最初の送信データがシフトレジスタ12に転送
され、同期パターンに連続して送信される。
また、上記送信データFIFO11に格納された送信データ
は、シフトレジスタ12の他に、CRC（巡回符号検査）と
呼ばれるエラー検出用符号を計算するためのCRC計算器1
6にも供給されており、１フレーム分の送信データの送
信が終了すると、CRC計算器16からチェックコードが送
信される。これに続いてアイドルパターンレジスタ15内
の後書きアイドルパターンがシフトレジスタ12に転送さ
れ、シリアル信号に変換されて出力される。
は、シフトレジスタ12の他に、CRC（巡回符号検査）と
呼ばれるエラー検出用符号を計算するためのCRC計算器1
6にも供給されており、１フレーム分の送信データの送
信が終了すると、CRC計算器16からチェックコードが送
信される。これに続いてアイドルパターンレジスタ15内
の後書きアイドルパターンがシフトレジスタ12に転送さ
れ、シリアル信号に変換されて出力される。
上記のような手順に従った送信制御が、例えばマイク
ロプログラム制御方式の制御部17から出力される制御信
号によって実行される。
ロプログラム制御方式の制御部17から出力される制御信
号によって実行される。
なお、上記実施例では、フラグパターンレジスタ13に
設定された同期パターンを直接送信ライン上に出力する
ように構成されているが、このレジスタ内の同期パター
ンもアイドルパターン同様一旦シフトレジスタ12に転送
してから送信させるように構成することができる。
設定された同期パターンを直接送信ライン上に出力する
ように構成されているが、このレジスタ内の同期パター
ンもアイドルパターン同様一旦シフトレジスタ12に転送
してから送信させるように構成することができる。
さらに、通信用LSIでは、前記BISYNCプロトコル以外
にも、例えばHLDC（ハイレベル・データ・リンク・コン
トロール）プロトコルに従った通信を一つのLSIで行な
えるような構成にされることがあり、本発明はそのよう
な通信用LSIにも適用することができる。
にも、例えばHLDC（ハイレベル・データ・リンク・コン
トロール）プロトコルに従った通信を一つのLSIで行な
えるような構成にされることがあり、本発明はそのよう
な通信用LSIにも適用することができる。
以上説明したように上記実施例は、通信用LIS内に送
信されるデータの先頭に付加される同期パターンが設定
するためのレジスタと別個に、送信前のアイドル時に送
信されるアイドルパターンを設定するレジスタを設けた
ので、システムの立上がりの際に、同期パターンとアイ
ドルパターンを各々別個のレジスタに設定しておけば、
各メッセージの送信時にいちいちレジスタを書き換える
必要がないという作用により、マイクロプロセッサ間の
シリアル通信における送信時の制御シーケンスが簡略化
されるという効果がある。
信されるデータの先頭に付加される同期パターンが設定
するためのレジスタと別個に、送信前のアイドル時に送
信されるアイドルパターンを設定するレジスタを設けた
ので、システムの立上がりの際に、同期パターンとアイ
ドルパターンを各々別個のレジスタに設定しておけば、
各メッセージの送信時にいちいちレジスタを書き換える
必要がないという作用により、マイクロプロセッサ間の
シリアル通信における送信時の制御シーケンスが簡略化
されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、アイドルパターンレジスタ15が２バイトで構成され
ていると説明したが、先行アイドルパターンと後書きア
イドルパターンが同一であるような場合には、アイドル
パターンレジスタ15を１バイト構成することも可能であ
る。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、アイドルパターンレジスタ15が２バイトで構成され
ていると説明したが、先行アイドルパターンと後書きア
イドルパターンが同一であるような場合には、アイドル
パターンレジスタ15を１バイト構成することも可能であ
る。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるBISNCプロトコル
に従った通信を行なう通信用LSIに適用したものについ
て説明したが、この発明はそれに限定されず同期パター
ン（フラグパターン）以外にアイドルパターンを必要と
するプロトコルに従った通信用LSI一般に利用すること
ができる。
明をその背景となった利用分野であるBISNCプロトコル
に従った通信を行なう通信用LSIに適用したものについ
て説明したが、この発明はそれに限定されず同期パター
ン（フラグパターン）以外にアイドルパターンを必要と
するプロトコルに従った通信用LSI一般に利用すること
ができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、BISYNCプロトコルに従った通信を行なう通
信制御装置において、アイドルパターンと同期パターン
の書換えが不要となり、これによってマイクロプロセッ
サ間のシリアル通信における送信時の制御シーケンスを
簡略化することができる。
信制御装置において、アイドルパターンと同期パターン
の書換えが不要となり、これによってマイクロプロセッ
サ間のシリアル通信における送信時の制御シーケンスを
簡略化することができる。
第１図は、本発明をシリアル通信用LSIに適用した場合
の受信部の構成の一実施例を示すブロック図、 第２図は、バイト同期型プロトコルの各受信データのフ
レーム構成例を示す説明図、 第３図は、通信用LSIを用いたマイクロプロセッサシス
テムの構成例を示すブロック図である。 10……通信用LSI、11……送信データFIFO、12……シフ
トレジスタ、13……フラグパターンレジスタ、15……ア
イドルパターンレジスタ、16……CRC計算器、17……制
御部、CPU……マイクロプロセッサ、SIO……通信用LSI
（シリアル通信ユニット）、MEM……メモリ、MODEM……
モデム。
の受信部の構成の一実施例を示すブロック図、 第２図は、バイト同期型プロトコルの各受信データのフ
レーム構成例を示す説明図、 第３図は、通信用LSIを用いたマイクロプロセッサシス
テムの構成例を示すブロック図である。 10……通信用LSI、11……送信データFIFO、12……シフ
トレジスタ、13……フラグパターンレジスタ、15……ア
イドルパターンレジスタ、16……CRC計算器、17……制
御部、CPU……マイクロプロセッサ、SIO……通信用LSI
（シリアル通信ユニット）、MEM……メモリ、MODEM……
モデム。
Claims (2)
- 【請求項１】システムバスに相互に結合されたCPUとDMA
Cとメモリとを具備した通信システムにおいて、上記シ
ステムバスと通信回線との間のシリアル通信を行うシリ
アル通信制御装置であって、 上記CPUまたは上記DMACによって上記メモリから転送さ
れるデータを格納するFIFOと、 上記FIFOのデータをシリアル信号に変換するシフトレジ
スタと、 同期パターンと通信データの入るテキスト領域とエラー
検出用チェックコードとからなる一つの送信フレームの
伝送の最初と最後が正しく転送されたか否か確認するた
めのアイドルパターンを該送信フレームに追加して転送
する如く上記同期パターンを設定する第１のレジスタと
上記アイドルパターンを設定する第２のレジスタとを具
備したことを特徴とする通信制御装置。 - 【請求項２】上記第２のレジスタに設定された上記アイ
ドルパターンは上記シフトレジスタによりシリアル信号
に変換されることを特徴とする特許請求の範囲第１項に
記載の通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149027A JP2574796B2 (ja) | 1987-06-17 | 1987-06-17 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149027A JP2574796B2 (ja) | 1987-06-17 | 1987-06-17 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313940A JPS63313940A (ja) | 1988-12-22 |
| JP2574796B2 true JP2574796B2 (ja) | 1997-01-22 |
Family
ID=15466068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149027A Expired - Fee Related JP2574796B2 (ja) | 1987-06-17 | 1987-06-17 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574796B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358538A (ja) * | 1989-07-26 | 1991-03-13 | Nec Corp | 同期検出回路 |
| US5003558A (en) * | 1989-10-30 | 1991-03-26 | International Business Machines Corporation | Data synchronizing buffers for data processing channels |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730437A (en) * | 1980-07-30 | 1982-02-18 | Nippon Telegr & Teleph Corp <Ntt> | Block data transmission system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0526851Y2 (ja) * | 1986-11-28 | 1993-07-07 |
-
1987
- 1987-06-17 JP JP62149027A patent/JP2574796B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730437A (en) * | 1980-07-30 | 1982-02-18 | Nippon Telegr & Teleph Corp <Ntt> | Block data transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63313940A (ja) | 1988-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
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| S533 | Written request for registration of change of name |
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