JP2574796B2 - Communication control device - Google Patents
Communication control deviceInfo
- Publication number
- JP2574796B2 JP2574796B2 JP62149027A JP14902787A JP2574796B2 JP 2574796 B2 JP2574796 B2 JP 2574796B2 JP 62149027 A JP62149027 A JP 62149027A JP 14902787 A JP14902787 A JP 14902787A JP 2574796 B2 JP2574796 B2 JP 2574796B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- register
- communication
- transmission
- idle pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、通信制御技術さらにはマイクロプロセッ
サ間のシリアル通信に適用して特に有効な技術に関し、
例えばモデム（MODEM）を用いたシリアル通信システム
において、バイト同期型プロトコルに従った通信を行な
うシリアル通信装置に利用して有効な技術に関する。Description: TECHNICAL FIELD The present invention relates to a communication control technology and a technology particularly effective when applied to serial communication between microprocessors.
For example, in a serial communication system using a modem (MODEM), the present invention relates to a technique effective for use in a serial communication device that performs communication according to a byte synchronization protocol.
［従来の技術］ 従来、マイクロプロセッサ間でシリアル通信を行なえ
るようにするため、日本電気［株］製μPD7201Aのよう
な通信用LSIが提供されている。第３図には、この通信
用LSIμPD7201Aを使ったシステムの一例が示されてい
る。[Prior Art] Conventionally, communication LSIs such as μPD7201A manufactured by NEC Corporation have been provided to enable serial communication between microprocessors. FIG. 3 shows an example of a system using the communication LSI μPD7201A.
すなわち、マイクロプロセッサCPLに、システムバスB
USを介して、メモリMEMとともにDMAコントローラDMACお
よびシリアル通信LSI SIOが接続されている。シリアル
通信LSI SIOと通信回線との間には送受信データの変
調、復調を行なったり、受信データからクロックを形成
したりするモデムMODEMが設けられている。That is, the system bus B is added to the microprocessor CPL.
The DMA controller DMAC and the serial communication LSI SIO are connected to the memory MEM via the US. Between the serial communication LSI SIO and the communication line, there is provided a modem MODEM for modulating and demodulating transmitted / received data and forming a clock from received data.
ところで、BISYNCと呼ばれるバイト同期型プロトコル
に従った通信では、第２図のようなSYNCキャラクタもし
くはフラグパターンと呼ばれる同期パターンSYNと、通
信したいデータの入るテキスト領域TXTと、CRCキャラク
タと呼ばれるエラー検出用符号の入るチェックコード領
域BCCからなるメッセージ（フレーム）を送信する際
に、１回の伝送の最初と最後のキャラクタがモデムに正
しく送信されたことを確認するために、パッドキャラク
タと呼ばれるアイドルパターンPADを追加することを定
めている。By the way, in communication according to a byte synchronization type protocol called BISYNC, a synchronization pattern SYN called a SYNC character or a flag pattern as shown in FIG. 2, a text area TXT containing data to be communicated, and an error detection called a CRC character. When transmitting a message (frame) consisting of a check code area BCC containing a code, an idle pattern PAD called a pad character is used to confirm that the first and last characters of one transmission have been correctly transmitted to the modem. Has been added.
従来、μPD7201Aのような通信用LSIでは、SYNCキャラ
クタ（フラグパターン）を入れる２バイトのコントロー
ルレジスタが設けられており、このコントロールレジス
タを使って同期パターン（SYNCキャラクタ）とアイドル
パターン（パッドキャラクタ）を送信するようにしてい
た（日本電気［株］1984年発行、「μPD7201A MPSC
ユーザーズマニュアル」第70頁〜第73頁参照）。Conventionally, a communication LSI such as the μPD7201A has a 2-byte control register for storing a SYNC character (flag pattern), and a synchronization pattern (SYNC character) and an idle pattern (pad character) are stored using this control register. (NEC Corporation issued 1984, “μPD7201A MPSC
User's Manual, page 70 to page 73).
［発明が解決しようとする問題点］ BISYNCプロトコルに従ったシリアル通信の可能な従来
の通信用LSIでは、同一のコントロールレジスタを使っ
て同期パターンとアイドルパターンの送信を行なってい
たため、送信時にアイドルパターンと同期パターンの書
き変えを行なわなくてはならない。特に、複数フレーム
のメッセージを送信する場合には、フレームごとに毎回
アイドルパターンと同期パターンの書換えが必要とな
り、制御シーケンス（マイクロプログラム）が複雑にな
るという問題があった。[Problems to be Solved by the Invention] In a conventional communication LSI capable of serial communication in accordance with the BISYNC protocol, a synchronous pattern and an idle pattern are transmitted using the same control register. And the synchronization pattern must be rewritten. In particular, when transmitting a message of a plurality of frames, it is necessary to rewrite an idle pattern and a synchronization pattern every frame, and there is a problem that a control sequence (microprogram) becomes complicated.
この発明の目的は、マイクロプロセッサ間のシリアル
通信における送信時の制御シーケンスを簡略化すること
にある。An object of the present invention is to simplify a control sequence at the time of transmission in serial communication between microprocessors.
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。[Means for Solving the Problems] The outline of a typical invention among the inventions disclosed in the present application is as follows.
すなわち、通信用LIS内に、送信されるデータの先頭
に付加される同期パターンを設定するためのレジスタと
別個に、送信前のアイドル時に送信されるアイドルパタ
ーンを設定するためのレジスタを設けるものである。That is, in the communication LIS, a register for setting an idle pattern to be transmitted at idle before transmission is provided separately from a register for setting a synchronization pattern added to the head of data to be transmitted. is there.
［作用］ 上記手段によれば、システムの立上がりの際に、同期
パターンとアイドルパターンを各々別個のレジスタに設
定しておけば、各メッセージの送信時にいちいちレジス
タを書き換える必要がなくなり、これによって送信時の
制御シーケンスを簡略化するという上記目的を達成する
ことができる。[Operation] According to the above means, at the time of system startup, if the synchronization pattern and the idle pattern are set in separate registers, it is not necessary to rewrite the register each time a message is transmitted, thereby making it possible to transmit the message at the time of transmission. Can be achieved.
以下、本発明の一実施例を第１図を用いて説明する。 Hereinafter, an embodiment of the present invention will be described with reference to FIG.
［実施例］ この実施例は、本発明を通信用LSIとしてのシリアル
通信ユニットに適用した場合である。このシリアル通信
ユニット10は、送信部と受信部とから構成されており、
第１図には、このうち送信部の構成が示されている。[Embodiment] In this embodiment, the present invention is applied to a serial communication unit as a communication LSI. The serial communication unit 10 includes a transmission unit and a reception unit,
FIG. 1 shows the configuration of the transmitting section.
送信部は、送信すべきデータが複数バイト格納される
送信データFIFO11と、この送信データFIFO11に格納され
た送信データを１バイトずつ取り出してシリアルデータ
に変換して出力するためのシフトレジスタ12と、同期パ
ターンを設定可能な２バイトのフラグパターンレジスタ
13を有している。送信データFIFO11には、インタフェー
ス回路14を介してマイクロプロセッサもしくはDMAコン
トローラによって、送信されるデータが、システムメモ
リから次々と転送される。特に制限されないが、この実
施例ではフラグパターンレジスタ13に設定された同期パ
ターンは直接送信ライン上に出力されるように構成され
ている。The transmitting unit includes a transmission data FIFO 11 in which data to be transmitted is stored in a plurality of bytes, a shift register 12 for extracting the transmission data stored in the transmission data FIFO 11 byte by byte, converting the data into serial data, and outputting the serial data. 2-byte flag pattern register that can set synchronization pattern
Has 13 Data to be transmitted to the transmission data FIFO 11 by the microprocessor or the DMA controller via the interface circuit 14 is sequentially transferred from the system memory. Although not particularly limited, in this embodiment, the synchronization pattern set in the flag pattern register 13 is configured to be directly output on the transmission line.
そして、この実施例の通信用LSI10には、送信される
フレームの前後に挿入されるアイドルパターンを設定す
るためのアイドルパターンレジスタ15が設けられてお
り、このアイドルパターンレジスタ15に設定されたアイ
ドルパターンは送信用のシフトレジスタ12に転送され、
シリアル信号に交換されて出力されるようにされてい
る。The communication LSI 10 of this embodiment is provided with an idle pattern register 15 for setting an idle pattern to be inserted before and after a frame to be transmitted, and the idle pattern set in the idle pattern register 15 is provided. Is transferred to the shift register 12 for transmission,
It is configured to be exchanged for a serial signal and output.
アイドルパターンレジスタ15は、フレーム先頭のSYNC
バイト（同期パターン）の前に挿入されるアイドルパタ
ーンと、フレーム末尾のチェックコードの次に挿入され
るアイドルパターンとして、それぞれ異なるパターンを
設定できるようにするため２バイトで構成されている。The idle pattern register 15 stores the SYNC at the beginning of the frame.
It is composed of two bytes so that different patterns can be set as an idle pattern inserted before the byte (synchronous pattern) and an idle pattern inserted after the check code at the end of the frame.
この実施例の通信用LSIでは、送信を開始する前に予
めフラグパターンレジスタ13へ同期パターンを、またア
イドルパターンレジスタ15にアイドルパターンをそれぞ
れ設定しておく。そして、マイクロプロセッサから送信
を指示する送信イネーブル信号が入力されると、直ちに
アイドルパターンレジスタ15内の先行アイドルパターン
がシフトレジスタ12に転送されてアイドルパターンが送
信される。それから、送信データがシステムメモリ側か
ら送られてFIFO11に入った時点でアイドルパターンの送
信が中断され、代わってフラグパターンレジスタ13内の
２バイトの同期パターンが出力される。そして。２バイ
トの同期パターンの送信が終了した時点で、送信データ
FIFO11内の最初の送信データがシフトレジスタ12に転送
され、同期パターンに連続して送信される。In the communication LSI of this embodiment, a synchronization pattern is set in the flag pattern register 13 and an idle pattern is set in the idle pattern register 15 before starting transmission. When a transmission enable signal instructing transmission is input from the microprocessor, the preceding idle pattern in the idle pattern register 15 is immediately transferred to the shift register 12, and the idle pattern is transmitted. Then, when the transmission data is sent from the system memory and enters the FIFO 11, the transmission of the idle pattern is interrupted, and the 2-byte synchronization pattern in the flag pattern register 13 is output instead. And. When the transmission of the 2-byte synchronization pattern ends, the transmission data
The first transmission data in the FIFO 11 is transferred to the shift register 12, and is transmitted continuously in a synchronous pattern.
また、上記送信データFIFO11に格納された送信データ
は、シフトレジスタ12の他に、CRC（巡回符号検査）と
呼ばれるエラー検出用符号を計算するためのCRC計算器1
6にも供給されており、１フレーム分の送信データの送
信が終了すると、CRC計算器16からチェックコードが送
信される。これに続いてアイドルパターンレジスタ15内
の後書きアイドルパターンがシフトレジスタ12に転送さ
れ、シリアル信号に変換されて出力される。In addition to the shift register 12, the transmission data stored in the transmission data FIFO 11 is a CRC calculator 1 for calculating an error detection code called CRC (cyclic code check).
When the transmission of one frame of transmission data is completed, a check code is transmitted from the CRC calculator 16. Subsequently, the post-write idle pattern in the idle pattern register 15 is transferred to the shift register 12, converted into a serial signal, and output.
上記のような手順に従った送信制御が、例えばマイク
ロプログラム制御方式の制御部17から出力される制御信
号によって実行される。Transmission control according to the above-described procedure is executed by a control signal output from the control unit 17 of, for example, a microprogram control method.
なお、上記実施例では、フラグパターンレジスタ13に
設定された同期パターンを直接送信ライン上に出力する
ように構成されているが、このレジスタ内の同期パター
ンもアイドルパターン同様一旦シフトレジスタ12に転送
してから送信させるように構成することができる。In the above embodiment, the synchronization pattern set in the flag pattern register 13 is configured to be directly output on the transmission line. However, the synchronization pattern in this register is also temporarily transferred to the shift register 12 like the idle pattern. The transmission can be performed after the transmission.
さらに、通信用LSIでは、前記BISYNCプロトコル以外
にも、例えばHLDC（ハイレベル・データ・リンク・コン
トロール）プロトコルに従った通信を一つのLSIで行な
えるような構成にされることがあり、本発明はそのよう
な通信用LSIにも適用することができる。Further, in addition to the BISYNC protocol, the communication LSI may have a configuration in which communication according to, for example, an HLDC (High Level Data Link Control) protocol can be performed by one LSI. Can be applied to such a communication LSI.
以上説明したように上記実施例は、通信用LIS内に送
信されるデータの先頭に付加される同期パターンが設定
するためのレジスタと別個に、送信前のアイドル時に送
信されるアイドルパターンを設定するレジスタを設けた
ので、システムの立上がりの際に、同期パターンとアイ
ドルパターンを各々別個のレジスタに設定しておけば、
各メッセージの送信時にいちいちレジスタを書き換える
必要がないという作用により、マイクロプロセッサ間の
シリアル通信における送信時の制御シーケンスが簡略化
されるという効果がある。As described above, the above-described embodiment sets the idle pattern to be transmitted at the time of idle before transmission, separately from the register for setting the synchronization pattern added to the head of the data transmitted in the communication LIS. Since registers are provided, when the system starts up, if the synchronization pattern and idle pattern are set in separate registers,
Since there is no need to rewrite the register each time each message is transmitted, there is an effect that the control sequence at the time of transmission in serial communication between microprocessors is simplified.
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、アイドルパターンレジスタ15が２バイトで構成され
ていると説明したが、先行アイドルパターンと後書きア
イドルパターンが同一であるような場合には、アイドル
パターンレジスタ15を１バイト構成することも可能であ
る。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and various changes can be made without departing from the gist of the invention. Nor. For example, in the above embodiment, the idle pattern register 15 has been described as being composed of two bytes. However, if the leading idle pattern and the trailing idle pattern are the same, the idle pattern register 15 must be composed of one byte. Is also possible.
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるBISNCプロトコル
に従った通信を行なう通信用LSIに適用したものについ
て説明したが、この発明はそれに限定されず同期パター
ン（フラグパターン）以外にアイドルパターンを必要と
するプロトコルに従った通信用LSI一般に利用すること
ができる。In the above description, the invention made by the inventor was mainly applied to a communication LSI for performing communication in accordance with the BISNC protocol, which is the field of application, but the present invention is not limited to this. The present invention can be generally used for communication LSIs according to a protocol requiring an idle pattern other than a pattern (flag pattern).
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。[Effects of the Invention] The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、BISYNCプロトコルに従った通信を行なう通
信制御装置において、アイドルパターンと同期パターン
の書換えが不要となり、これによってマイクロプロセッ
サ間のシリアル通信における送信時の制御シーケンスを
簡略化することができる。That is, in the communication control device that performs communication according to the BISYNC protocol, it is not necessary to rewrite the idle pattern and the synchronization pattern, thereby simplifying a control sequence at the time of transmission in serial communication between microprocessors.
第１図は、本発明をシリアル通信用LSIに適用した場合
の受信部の構成の一実施例を示すブロック図、 第２図は、バイト同期型プロトコルの各受信データのフ
レーム構成例を示す説明図、 第３図は、通信用LSIを用いたマイクロプロセッサシス
テムの構成例を示すブロック図である。 10……通信用LSI、11……送信データFIFO、12……シフ
トレジスタ、13……フラグパターンレジスタ、15……ア
イドルパターンレジスタ、16……CRC計算器、17……制
御部、CPU……マイクロプロセッサ、SIO……通信用LSI
（シリアル通信ユニット）、MEM……メモリ、MODEM……
モデム。FIG. 1 is a block diagram showing an embodiment of the configuration of a receiving unit when the present invention is applied to a serial communication LSI, and FIG. 2 is a diagram showing an example of a frame configuration of each received data of a byte synchronous protocol. FIG. 3 is a block diagram showing a configuration example of a microprocessor system using a communication LSI. 10 communication LSI, 11 transmission data FIFO, 12 shift register, 13 flag pattern register, 15 idle pattern register, 16 CRC calculator, 17 control unit, CPU Microprocessor, SIO …… Communication LSI
(Serial communication unit), MEM …… Memory, MODEM ……
modem.
Claims (2)
Cとメモリとを具備した通信システムにおいて、上記シ
ステムバスと通信回線との間のシリアル通信を行うシリ
アル通信制御装置であって、 上記CPUまたは上記DMACによって上記メモリから転送さ
れるデータを格納するFIFOと、 上記FIFOのデータをシリアル信号に変換するシフトレジ
スタと、 同期パターンと通信データの入るテキスト領域とエラー
検出用チェックコードとからなる一つの送信フレームの
伝送の最初と最後が正しく転送されたか否か確認するた
めのアイドルパターンを該送信フレームに追加して転送
する如く上記同期パターンを設定する第１のレジスタと
上記アイドルパターンを設定する第２のレジスタとを具
備したことを特徴とする通信制御装置。A CPU and a DMA interconnected to a system bus.
A serial communication controller for performing serial communication between the system bus and a communication line in a communication system including a C and a memory, wherein the FIFO stores data transferred from the memory by the CPU or the DMAC. A shift register for converting the data of the FIFO into a serial signal, and whether or not the beginning and end of transmission of one transmission frame including a synchronization pattern, a text area for entering communication data, and an error detection check code have been correctly transmitted. Communication control, comprising: a first register for setting the synchronization pattern and a second register for setting the idle pattern so that an idle pattern for confirming whether the idle pattern is added to the transmission frame and transferred. apparatus.
ドルパターンは上記シフトレジスタによりシリアル信号
に変換されることを特徴とする特許請求の範囲第１項に
記載の通信制御装置。2. The communication control device according to claim 1, wherein said idle pattern set in said second register is converted into a serial signal by said shift register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149027A JP2574796B2 (en) | 1987-06-17 | 1987-06-17 | Communication control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149027A JP2574796B2 (en) | 1987-06-17 | 1987-06-17 | Communication control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313940A JPS63313940A (en) | 1988-12-22 |
| JP2574796B2 true JP2574796B2 (en) | 1997-01-22 |
Family
ID=15466068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149027A Expired - Fee Related JP2574796B2 (en) | 1987-06-17 | 1987-06-17 | Communication control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574796B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358538A (en) * | 1989-07-26 | 1991-03-13 | Nec Corp | Synchronism detecting circuit |
| US5003558A (en) * | 1989-10-30 | 1991-03-26 | International Business Machines Corporation | Data synchronizing buffers for data processing channels |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730437A (en) * | 1980-07-30 | 1982-02-18 | Nippon Telegr & Teleph Corp <Ntt> | Block data transmission system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0526851Y2 (en) * | 1986-11-28 | 1993-07-07 |
-
1987
- 1987-06-17 JP JP62149027A patent/JP2574796B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730437A (en) * | 1980-07-30 | 1982-02-18 | Nippon Telegr & Teleph Corp <Ntt> | Block data transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63313940A (en) | 1988-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2544385B2 (en) | Communication control device | |
| JPH0535624A (en) | Data transfer method, data transmitting device and restoring device | |
| JP2574796B2 (en) | Communication control device | |
| AU609791B2 (en) | Improvements in or relating to data communication systems | |
| JPS5828979B2 (en) | Data frame transmission method | |
| JPS60206242A (en) | Communicating method | |
| JP2535616B2 (en) | Synchronous communication device | |
| JPH03258132A (en) | Communication terminal equipment | |
| JP2004080688A (en) | Communication device and communication method | |
| JPS6378254A (en) | Data loading system | |
| JPS58114540A (en) | Guarantee system of received telegraphic message in duplicated reception system | |
| JPH04216237A (en) | Serial communication equipment | |
| JPH0568071A (en) | Data transmission system | |
| JPS60194642A (en) | Data transmission system | |
| JPS5999537A (en) | Data transmitting method | |
| JPH02149049A (en) | Communication control system | |
| JPS6042960A (en) | Loop transmission system | |
| JPH04170123A (en) | Data communication system | |
| JPH0258145A (en) | Communication controller | |
| JPS62160835A (en) | Data transmission system | |
| JPS61100050A (en) | Data transfer equipment | |
| JPS61109340A (en) | Time synchronizing device | |
| JPH01243751A (en) | Non-procedural data transferring system | |
| JPS6086652A (en) | Data transfer method | |
| JPS6046586B2 (en) | Communication control device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |