JP2571328B2 - Multi-stage logic operation device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は多段論理演算装置に関
し、特にシミュレーション等の多段論理演算を行う多段
論理演算装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-stage logical operation device, and more particularly to a multi-stage logical operation device for performing a multi-stage logical operation such as a simulation.
【０００２】[0002]
【従来の技術】渋滞解決を目的とした微視的道路交通シ
ミュレーションで、個々の自動車を操縦する意志決定機
構をモデリングするのにファジイモデル自動車を用いる
提案がなされている（ファジィ制御による自動車運転操
作を取込れた道路交通シミュレーションモデル“第７回
ファジィシステムシンポジュウム，ＰＰ５９３〜５９
８，１９９１年）。2. Description of the Related Art It has been proposed to use a fuzzy model vehicle to model a decision making mechanism for operating an individual vehicle in a microscopic road traffic simulation for solving a traffic jam (vehicle driving operation by fuzzy control). Road traffic simulation model "7th Fuzzy System Symposium, PP593-59"
8, 1991).
【０００３】このようなシミュレーションを行なう技術
として従来は３つの方法がある。Conventionally, there are three techniques for performing such a simulation.
【０００４】 アナログＩＣ（集積回路）を用いた論理演算 ディジタルＩＣを用いた論理演算 プログラムによる計算型論理演算Logical operation using analog IC (integrated circuit) Logical operation using digital IC Calculation-type logical operation by program
【０００５】[0005]
【発明が解決しようとする課題】第１のアナログＩＣを
用いる方法は高速のシミュレーションが可能であるが、
回路規模が大きく、モデルの変更等に対する柔軟性がな
く、かつ精度が低いという問題がある。The method using the first analog IC enables high-speed simulation,
There is a problem that the circuit scale is large, there is no flexibility for changing the model, and the accuracy is low.
【０００６】第２のディジタルＩＣを用いる方法はモデ
ルの変更等に対する柔軟性はあるものの、シミュレーシ
ョン速度が低速でリアルタイムのシミュレーションを行
なうことができない問題がある。Although the method using the second digital IC has flexibility in changing the model, there is a problem that the simulation speed is low and real-time simulation cannot be performed.
【０００７】また第３のプログラムを用いる方法はモデ
ルの変更等に対する柔軟性及び精度は高いものの、シミ
ュレーション速度が極めて低速でリアルタイムのシミュ
レーションを行なうことができないという問題があっ
た。Although the method using the third program has high flexibility and accuracy in changing the model, it has a problem that the simulation speed is extremely low and real-time simulation cannot be performed.
【０００８】本発明は上記の点に鑑みなされたもので、
回路規模が小さく、複雑な多段論理演算を行なうことが
でき、高精度かつ高速の演算を行ないリアルタイムのシ
ミュレーションが可能な多段論理演算装置を提供するこ
とを目的とする。[0008] The present invention has been made in view of the above points,
It is an object of the present invention to provide a multi-stage logical operation device which has a small circuit scale, can perform complicated multi-stage logical operations, can perform high-accuracy and high-speed operations, and can perform real-time simulation.
【０００９】[0009]
【課題を解決するための手段】本発明の多段論理演算装
置は、アドレスを発生するカウンタと、複数の入力デー
タを予め格納しており、上記カウンタのアドレスにより
アクセスされて入力データを読出す入力データメモリ
と、複数の論理演算機能夫々について入力データの値に
応じた出力データを予め格納しており、少なくとも２つ
の入力データによりアクセスされて出力データを読出す
ロジックメモリと、上記ロジックメモリより読出された
出力データを順次格納する出力データメモリと、上記出
力データメモリのアドレス及び選択情報を予め格納して
おり、上記カウンタのアドレスによりアクセスされて出
力データメモリのアドレス及び選択情報を読出すコンフ
ィギュレーションメモリと、上記コンフィギュレーショ
ンメモリよりのアドレスにより上記出力データメモリか
ら読出された出力データを選択情報に応じて上記入力デ
ータメモリから読出された入力データに置換えロジック
メモリに供給するセレクタとを有する。A multi-stage logical operation device according to the present invention has a counter for generating an address and a plurality of input data stored in advance, and an input for reading the input data by accessing the address of the counter. a data memory, for each of the plurality of logical operation functions respectively in advance, stores the output data corresponding to the value of the input data, and reading logic memory output data is accessed by at least two input data, read from the logic memory And an output data memory for sequentially storing the output data, and a configuration in which the address and selection information of the output data memory are stored in advance, and the address and selection information of the output data memory are accessed by the address of the counter. Memory and the address from the configuration memory Scan by a selector to be supplied to the input data read from the input data memory to the replacement logic memory in response to the selection information output data read from said output data memory.
【００１０】[0010]
【作用】本発明においては、入力データメモリ，ロジッ
クメモリ，出力データメモリ，コンフィギュレーション
メモリ夫々の書込み，読出しだけで論理演算を行なうの
で高速の演算が可能となり、また出力データを入力デー
タに置換えることにより複雑な多段論理演算を行なうこ
とができ、ロジックメモリに格納する出力データを書換
えることによりモデルの変更等に柔軟に対応でき、ディ
ジタルの論理演算を行なうため安定かつ高精度の演算を
行なうことができる。In the present invention, a logical operation is performed only by writing and reading of each of the input data memory, the logic memory, the output data memory, and the configuration memory, so that a high-speed operation can be performed, and the output data is replaced with the input data. As a result, complicated multi-stage logical operations can be performed, and the output data stored in the logic memory can be rewritten to flexibly respond to model changes, etc., and stable and high-precision operations can be performed to perform digital logical operations. be able to.
【００１１】[0011]
【実施例】まず、本発明の動作原理について図２
（Ａ），（Ｂ）を用いて説明する。図２（Ａ）におい
て、論理演算機能１０は入力データＡ１とＢ１との論理
演算を行なって出力データＣ１を出力する。この出力デ
ータは論理演算機能１１，１２に供給され、論理演算機
能１１はこのデータＣ１と入力データＢ２との論理演算
により得た出力データＣ２を出力し、論理演算機能１２
はデータＣ２と入力データＢ３との論理演算により得た
出力データＣ３を出力する。また論理演算機能１３は入
力データＡ３とＢ４との論理演算を行なって出力データ
Ｃ４を出力する。FIG. 2 shows the principle of operation of the present invention.
This will be described with reference to (A) and (B). In FIG. 2A, a logical operation function 10 performs a logical operation on input data A1 and B1 and outputs output data C1. The output data is supplied to logical operation functions 11 and 12, and the logical operation function 11 outputs output data C2 obtained by performing a logical operation on the data C1 and the input data B2.
Outputs output data C3 obtained by a logical operation of data C2 and input data B3. The logical operation function 13 performs a logical operation on the input data A3 and B4 and outputs the output data C4.
【００１２】このように多段論理機構では論理演算機能
１０の出力データを他の論理演算機能１１，１２の入力
データとして使用することができる。As described above, in the multi-stage logic mechanism, the output data of the logical operation function 10 can be used as the input data of the other logical operation functions 11 and 12.
【００１３】各論理演算機能は図２（Ｂ）に示す如くメ
モリ１５で構成され、例えば８ビットの入力データＡを
上位アドレス、８ビットの入力データＢを下位アドレス
として合計１６ビットのアドレスでアクセスされ、各ア
ドレスに予め設定されている８ビットの出力データＣを
読出す。Each logical operation function is constituted by a memory 15 as shown in FIG. 2B. For example, an 8-bit input data A is accessed as an upper address and an 8-bit input data B is accessed as a lower address using a total of 16-bit addresses. Then, 8-bit output data C preset at each address is read.
【００１４】図１は本発明装置の一実施例のブロック図
を示す。FIG. 1 is a block diagram showing an embodiment of the apparatus according to the present invention.
【００１５】同図中、入力データメモリ２０は入力デー
タを格納する例えば４ＭバイトのスタティックＲＡＭ
（ＳＲＡＭ）であり、メモリコントローラ２１に接続さ
れている。出力データメモリ２２は出力データを格納す
る例えば８ＭバイトのスタティックＲＡＭであり、メモ
リコントローラ２１に接続されている。ロジックメモリ
２３は２５６の論理演算機能を格納する例えば１６Ｍバ
イトのダイナミックＲＡＭ（ＤＲＡＭ）（スタティック
ＲＡＭの場合は例えば２Ｍバイト）であり、メモリコン
トローラ２１に接続されている。In FIG. 1, an input data memory 20 is a static RAM of, for example, 4 Mbytes for storing input data.
(SRAM), which is connected to the memory controller 21. The output data memory 22 is, for example, an 8 Mbyte static RAM for storing output data, and is connected to the memory controller 21. The logic memory 23 is, for example, a dynamic RAM (DRAM) of, for example, 16 Mbytes (in the case of a static RAM, for example, 2 Mbytes) for storing 256 logical operation functions, and is connected to the memory controller 21.
【００１６】メモリコントローラ２１はＣＰＵ２４の制
御により各メモリ２０，２２，２３を制御するもので図
３に示す構成である。図３において、入力データメモリ
２０の接続された端子３０は入力バッファ３１に接続さ
れ、出力データメモリ２２の接続された端子３２は出力
バッファ３３に接続され、ロジックメモリ２３の接続さ
れた端子３４はセレクタ３５に接続され、ＣＰＵ２４の
接続された端子３７はＣＰＵインタフェースバッファ３
８に接続されている。また、端子３９には電源Ｖｄｄ，
Ｖｓｓ及びリセット信号及びクロックが外部より供給さ
れる。The memory controller 21 controls the memories 20, 22, and 23 under the control of the CPU 24, and has a configuration shown in FIG. In FIG. 3, the connected terminal 30 of the input data memory 20 is connected to the input buffer 31, the connected terminal 32 of the output data memory 22 is connected to the output buffer 33, and the connected terminal 34 of the logic memory 23 is connected to The terminal 37 connected to the selector 35 and the CPU 24 is connected to the CPU interface buffer 3.
8 is connected. The terminal 39 has a power supply Vdd,
Vss, a reset signal, and a clock are supplied from outside.
【００１７】シーケンサ４１は上記リセット信号及びク
ロックを供給されてコントローラ各部のタイミング信号
を生成する。レジスタ４２はＣＰＵ２４より各メモリ２
０，２２，２３夫々の容量及びロジックメモリ２３がＳ
ＲＡＭかＤＲＡＭか等の情報を書込まれ、各バッファ３
１，３３，４３〜４５及びシーケンサ４１及びカウンタ
４６及びリフレッシュコントロール４７夫々はこの情報
に従って動作する。なお、図中の太線はアドレスバス、
細線はデータバス及び制御線を示している。カウンタ４
６はシーケンサ４１よりのタイミング信号をカウントし
て８ビットのロジックカウント値と１２ビットのトラン
ザクションカウント値とを生成する。リフレッシュコン
トロール４７はロジックメモリ２３がＤＲＡＭの場合そ
のリフレッシュを行なう。The sequencer 41 is supplied with the reset signal and the clock to generate a timing signal for each section of the controller. The register 42 is provided by the CPU 24 for each memory 2.
0, 22, and 23, and the capacity of the logic memory 23 is S
Information such as RAM or DRAM is written, and each buffer 3
1, 33, 43 to 45, the sequencer 41, the counter 46, and the refresh control 47 operate according to this information. The bold line in the figure indicates the address bus,
Thin lines indicate data buses and control lines. Counter 4
Reference numeral 6 counts the timing signal from the sequencer 41 to generate an 8-bit logic count value and a 12-bit transaction count value. The refresh control 47 refreshes the logic memory 23 when it is a DRAM.
【００１８】ＣＦ（コンフィギュレーション）メモリ４
８は出力データメモリ２２に格納されているデータを入
力データとして使用するときの出力データメモリ２２の
アドレスであるＣＦデータを格納する６ｋバイトのスタ
ティックＲＡＭであり、ＣＦバッファ４９に接続されて
いる。CF (configuration) memory 4
8 is a 6k bytes of static RAM for storing the output CF data is data memory 2 2 address when using the data stored in the output data memory 2 2 as input data, are connected to the CF buffer 49 I have.
【００１９】上記メモリ２０，２２，２３，４８夫々は
ＣＰＵ２４によってアクセスされて、メモリ２０に入力
データが書込まれ、ロジックメモリ２３に論理演算デー
タが書込まれ、ＣＦメモリ４８にＣＦデータが書込ま
れ、更にメモリ２３より出力データが読出される。Each of the memories 20, 22, 23, and 48 is accessed by the CPU 24 to write input data into the memory 20, write logical operation data into the logic memory 23, and write CF data into the CF memory 48. And the output data is read from the memory 23.
【００２０】ここで、セレクタ５１よりのアドレスに従
ってメモリ２０より読出されたデータはバッファ３１か
らセレクタ５２に供給される。またセレクタ５３よりの
アドレスに従ってメモリ２２より読出されたデータはバ
ッファ３３からセレクタ５２に供給され、セレクタ５２
で選択されたデータが各１バイトのデータＡ，Ｂとして
ラッチ回路５４にラッチされる。この合計２バイトのデ
ータＡ，Ｂはロジックメモリのアドレスとしてセレクタ
５５よりロジックメインバッファ４３に供給され、ロジ
ックメモリ２３がＳＲＡＭの場合ＳＲＡＭバッファ４
４、ＤＲＡＭの場合ＤＲＡＭバッファ４５夫々を通した
後セレクタ３５で選択されロジックメモリ２３がアクセ
スされる。上記アドレスに応じてロジックメモリ２３よ
り読出される１バイトの出力データはバッファ４３，セ
レクタ５６，バッファ３３を通して出力データメモリ２
２に書込まれる。Here, the data read from the memory 20 in accordance with the address from the selector 51 is supplied from the buffer 31 to the selector 52. The data read out from the memory 22 according to the address of from the selector 53 is supplied from a server <br/> Ffa 33 to the selector 52, the selector 52
Are latched by the latch circuit 54 as 1-byte data A and B, respectively. The data A and B of 2 bytes in total are supplied from the selector 55 to the logic main buffer 43 as addresses of the logic memory.
4, DRAM cases D RAM buffer 45 is selected by the selector 35 after passing through the respective logic memory 23 is accessed. 1-byte output data read from the logic memory 23 in accordance with the address is output through the buffer 43, the selector 56,
Written in 2.
【００２１】図４は本発明の動作説明用の構成図を示
す。同図中、入力データメモリ２０はデータＡを格納す
る２つのバンク２０ａ1 ，２０ａ2 とデータＢを格納す
る２つのバンク２０ｂ1 ，２０ｂ2 とに分けられてお
り、ＣＰＵ２４がバンク２０ａ2，２０ｂ2 をアクセス
している際にはバンク２０ａ1 ，２０ｂ1 夫々よりデー
タＡ，Ｂが読出される。各バンクは１Ｍバイトであり、
２５６（＝２8 ）の論理演算機能夫々に対する各１バイ
トのデータを１データセット（２５６バイト）とする
と、各バンクには４０９６（＝２12）データセットが格
納される。FIG. 4 is a block diagram for explaining the operation of the present invention. In FIG. 1, the input data memory 20 is divided into two banks 20a 1 and 20a 2 for storing data A and two banks 20b 1 and 20b 2 for storing data B, and the CPU 24 is provided with the banks 20a 2 and 20b. When accessing 2 , the data A and B are read from the banks 20a 1 and 20b 1 respectively. Each bank is 1MB,
Assuming that each 1-byte data for each of 256 (= 2 8 ) logical operation functions is one data set (256 bytes), 4096 (= 2 12 ) data sets are stored in each bank.
【００２２】ここで、カウンタ４６の出力する８ビット
のロジックカウント値を下位アドレスとし１２ビットの
トランザクションカウント値を上位アドレスとしする合
計２０ビットのアドレスでメモリ２０のバンク２０
ａ1 ，２０ｂ1 がアクセスされ、バンク２０ａ1 ，２０
ｂ1 より読出された各８ビットのデータＡ，Ｂはセレク
タ５２を構成するデータＡ，Ｂ用のセレクタ５２ａ，５
２ｂ夫々を通してロジックメモリ２３に供給される。Here, the bank 20 of the memory 20 has a total of 20-bit addresses using the 8-bit logic count value output from the counter 46 as the lower address and the 12-bit transaction count value as the upper address.
a 1 and 20b 1 are accessed, and the banks 20a 1 and 20a 1 are accessed.
The 8-bit data A and B read from b 1 are selectors 52 a and 5 for data A and B constituting the selector 52.
2b is supplied to the logic memory 23 through each of them.
【００２３】ロジックメモリ２３はカウンタ４６よりの
８ビットのロジックカウント値を上位アドレスとし合計
１６ビットのデータＡ，Ｂを下位アドレスとしてリード
アクセスされ、データＡ，Ｂをロジックカウント値に対
応する論理演算機能で演算して得られる出力データを読
出し、この出力データは出力データメモリ２２に供給さ
れる。The logic memory 23 is read-accessed using the 8-bit logic count value from the counter 46 as the upper address and the total 16-bit data A and B as the lower address, and the data A and B are subjected to a logical operation corresponding to the logic count value. The output data obtained by the operation is read out, and the output data is supplied to the output data memory 22.
【００２４】出力データメモリ２２は８個の領域Ｔ０〜
Ｔ７に分割されており、各領域は１Ｍバイトで各２５６
バイトのデータセットを４０９６データセット格納す
る。領域Ｔ０には現在演算している出力データが格納さ
れ、領域Ｔ１〜Ｔ７夫々には過去の４０９６データセッ
トの出力データが順次格納されている。出力データメモ
リ２２はカウンタ４６よりの２０ビットのアドレスを用
いてロジックメモリ２３の出力データを領域Ｔ０に書込
む。ＣＰＵ２４は領域Ｔ１〜Ｔ７をアクセスして論理演
算が終了した出力データを読取る。The output data memory 22 has eight areas T0 to T0.
Each area is divided into 1 Mbyte and 256
A byte data set is stored in a 4096 data set. The output data currently being calculated is stored in the area T0, and the output data of the past 4096 data sets is sequentially stored in each of the areas T1 to T7. The output data memory 22 writes the output data of the logic memory 23 into the area T0 using the 20-bit address from the counter 46. The CPU 24 accesses the areas T1 to T7 and reads the output data on which the logical operation has been completed.
【００２５】ＣＦメモリ４８はデータＡ，Ｂ夫々に対応
する各２５６ワードの領域４８ａ，４８ｂよりなり、カ
ウンタ４６の８ビットのロジックカウント値をアドレス
としていずれかのワードがアクセスされる。各ワードは
１２ビット構成であり、最上位ビットは入力データＡ，
Ｂとして入力データメモリ２０のデータを使用するか出
力データメモリ２２のデータを使用するかを表わし、次
の３ビットはメモリ２の領域Ｔ０〜Ｔ７を選択するアド
レスであり、残りの８ビットは各領域内のデータを選択
する２０ビットのアドレスのうちの下位８ビットであ
る。このＣＦメモリ４８の領域４８ａ，４８ｂより読出
された１１ビットのアドレスとカウンタ４６の１２ビッ
トのトランザクションカウント値とがリードアドレスと
して出力データメモリ２２に供給され、出力データメモ
リ２２より読出されたデータがセレクタ５２ａ，５２ｂ
夫々に供給され、セレクタ５２ａ，５２ｂ夫々で選択さ
れて上記出力データメモリ２２よりのデータとメモリ２
０よりのデータとのいずれか一方がデータＡ，Ｂとして
ロジックメモリ２３に供給される。The CF memory 48 is composed of areas 48a and 48b of 256 words each corresponding to data A and B, and any one of the words is accessed using the 8-bit logic count value of the counter 46 as an address. Each word has a 12-bit configuration, and the most significant bit is input data A,
B indicates whether to use the data of the input data memory 20 or the data of the output data memory 22. The next 3 bits are addresses for selecting the areas T0 to T7 of the memory 2, and the remaining 8 bits are each Lower 8 bits of a 20-bit address for selecting data in the area. The 11-bit address read from the areas 48a and 48b of the CF memory 48 and the 12-bit transaction count value of the counter 46 are supplied to the output data memory 22 as read addresses, and the data read from the output data memory 22 is read. Selectors 52a, 52b
The data supplied from the output data memory 22 and the data stored in the memory 2 are selected by the selectors 52a and 52b.
Either of the data from 0 is supplied to the logic memory 23 as data A and B.
【００２６】つまり、ＣＦメモリ４８及びセレクタメモ
リ５２によって入力データメモリ２０より読出したデー
タＡ，Ｂの代りに出力データメモリ２２の領域Ｔ０から
読出したデータをデータＡ，Ｂとし既に論理演算がなさ
れたデータを次の論理演算に用いて多段の論理演算を行
なうことができ、またメモリ２２の領域Ｔ１〜Ｔ７より
読出した過去のデータを現在の論理演算に用いて１次遅
れ，２次遅れ等の制御や判断が可能となる。That is, the data read from the area T0 of the output data memory 22 is replaced by the data A and B by the CF memory 48 and the selector memory 52 in place of the data A and B read from the input data memory 20, and the logical operation has already been performed. The data can be used for the next logical operation to perform a multi-level logical operation, and past data read from the areas T1 to T7 of the memory 22 can be used for the current logical operation, such as first-order lag and second-order lag. Control and judgment are possible.
【００２７】図５は本発明装置を適用した微視的道路交
通シミュレーションの多段論理機構を示す。ここで、論
理演算機能６０はロジックメモリ２３に記憶されている
差演算機能であり、入力データメモリ２０から読出され
た前々車位置と自車位置とから前々車々間を求めて出力
データメモリ２２の領域Ｔ０に書込む。同様に差演算機
能である論理演算機能６１は入力データメモリ２０から
読出された前車位置と自車位置とから前車々間を求めて
出力データメモリ２２の領域Ｔ０に書込み、差演算機能
である論理演算機能６２は入力データメモリ２０から読
出された自車速度と前車速度とから車速差を求めて出力
データメモリ２２の領域Ｔ０に書込む。FIG. 5 shows a multi-stage logic mechanism for microscopic road traffic simulation to which the present invention is applied. Here, the logical operation function 60 is a difference operation function stored in the logic memory 23. The logical operation function 60 obtains the distance between the two vehicles before the vehicle from the position of the vehicle before the vehicle read from the input data memory 20 and the position of the own vehicle and outputs the data to the output data memory 22. Is written in the area T0. Similarly, a logical operation function 61, which is a difference operation function, obtains the distance between the preceding vehicles from the preceding vehicle position read from the input data memory 20 and the own vehicle position, and writes the same in the area T0 of the output data memory 22, and performs a logic operation as the difference operation function. The arithmetic function 62 determines a vehicle speed difference from the own vehicle speed and the preceding vehicle speed read from the input data memory 20 and writes the difference in the area T0 of the output data memory 22.
【００２８】論理演算機能６３はロジックメモリ２３の
２項ファジィ演算であり、出力データメモリ２２の領域
Ｔ０から読出した前々車々間と入力データメモリ２０か
ら読出した自車速度とから予備加速判断を行なってその
判断結果を出力データメモリ２２の領域Ｔ０に書込む。
同様に２項ファジィ演算である論理演算機能６４は出力
データメモリ２２の領域Ｔ０から読出した前車々間と入
力データメモリ２０から読出した自車速度とから前車と
の接近判断を行なってその判断結果を出力データメモリ
２２の領域Ｔ０に書込み、２項ファジィ演算である論理
演算機能６５は出力データメモリ２２の領域Ｔ０から読
出した前車々間と入力データメモリ２０から読出した自
車速度とから速度車間判断を行なってその判断結果を出
力データメモリ２２の領域Ｔ０に書込む。更に２項ファ
ジィ演算である論理演算機能６６は出力データメモリ２
２の領域Ｔ０から読出した速度車間判断と車速差とから
追従判断を行なって出力データメモリ２２の領域Ｔ０に
書込む。The logical operation function 63 is a two-term fuzzy operation of the logic memory 23, and makes a preliminary acceleration judgment based on the distance between two vehicles before the vehicle read from the area T0 of the output data memory 22 and the own vehicle speed read from the input data memory 20. Then, the result of the judgment is written in the area T0 of the output data memory 22.
Similarly, the logical operation function 64, which is a two-term fuzzy operation, determines the approach to the preceding vehicle based on the distance between the preceding vehicles read from the area T0 of the output data memory 22 and the own vehicle speed read from the input data memory 20, and determines the result. Is written in the area T0 of the output data memory 22 and the logical operation function 65, which is a binomial fuzzy operation, determines the inter-vehicle speed based on the distance between the preceding vehicles read from the area T0 of the output data memory 22 and the own vehicle speed read from the input data memory 20. Is written in the area T0 of the output data memory 22. Further, a logical operation function 66, which is a binary fuzzy operation, is provided in the output data memory 2
A follow-up determination is made based on the speed-to-vehicle determination and the vehicle speed difference read from the area T0 of the second area, and the result is written into the area T0 of the output data memory 22.
【００２９】論理演算機能６７は出力データメモリ２２
の領域Ｔ０から読出した予備加速判断結果と、前車との
接近判断結果の論理演算を行なって演算結果を出力デー
タメモリ２２の領域Ｔ０に書込み、論理演算機能６８は
出力データメモリ２２の領域Ｔ０から読出した論理演算
機能６７の演算結果と追従判断結果との論理演算を行な
ってその演算結果を前車条件として出力データメモリ２
２の領域Ｔ０に書込む。The logical operation function 67 is provided in the output data memory 22.
The logical operation of the preliminary acceleration determination result read from the area T0 and the approach determination result with respect to the preceding vehicle is performed and the calculation result is written to the area T0 of the output data memory 22. A logical operation is performed between the operation result of the logical operation function 67 and the follow-up determination result read out from the output data memory 2 and the operation result is used as a preceding vehicle condition.
2 is written in the area T0.
【００３０】このように、入力データメモリ２０，ロジ
ックメモリ２３，出力データメモリ２２，コンフィギュ
レーションメモリ４８夫々の書込み，読出しだけで論理
演算を行なうので高速の演算が可能となり、また出力デ
ータを入力データに置換えることにより複雑な多段論理
演算を行なうことができ、ロジックメモリに格納する出
力データを書換えることによりモデルの変更等に柔軟に
対応でき、ディジタルの論理演算を行なうため安定かつ
高精度の演算を行なうことができ、これによってリアル
タイムのシミュレーションが可能となる。As described above, since the logical operation is performed only by writing and reading of each of the input data memory 20, the logic memory 23, the output data memory 22, and the configuration memory 48, a high-speed operation can be performed. Can perform complicated multi-stage logical operations, and can flexibly respond to model changes by rewriting the output data stored in the logic memory. An operation can be performed, which enables a real-time simulation.
【００３１】[0031]
【発明の効果】上述の如く、本発明の多段論理演算装置
によれば、回路規模が小さく、複雑な多段論理演算を行
なうことができ、高精度かつ高速の演算を行ないリアル
タイムのシミュレーションが可能となり、実用上きわめ
て有用である。As described above, according to the multi-stage logical operation device of the present invention, it is possible to perform a complicated multi-stage logical operation with a small circuit scale, perform high-accuracy and high-speed operations, and perform real-time simulation. It is extremely useful in practice.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図２】本発明の動作原理を説明するための図である。FIG. 2 is a diagram for explaining the operation principle of the present invention.
【図３】メモリコントローラのブロック図である。FIG. 3 is a block diagram of a memory controller.
【図４】本発明の動作説明用の構成図である。FIG. 4 is a configuration diagram for explaining the operation of the present invention.
【図５】多段論理機構を示す図である。FIG. 5 is a diagram showing a multi-stage logic mechanism.
２０ 入力データメモリ ２１ メモリコントローラ ２２ 出力データメモリ ２３ ロジックメモリ ２４ ＣＰＵ ４８ コンフィギュレーションメモリ ６０〜６８ 論理演算機能 Reference Signs List 20 input data memory 21 memory controller 22 output data memory 23 logic memory 24 CPU 48 configuration memory 60 to 68 logic operation function
Claims (1)
アドレスによりアクセスされて入力データを読出す入力
データメモリと、 複数の論理演算機能夫々について入力データの値に応じ
た出力データを予め格納しており、少なくとも２つの入
力データによりアクセスされて出力データを読出すロジ
ックメモリと、 上記ロジックメモリより読出された出力データを順次格
納する出力データメモリと、 上記出力データメモリのアドレス及び選択情報を予め格
納しており、上記カウンタのアドレスによりアクセスさ
れて出力データメモリのアドレス及び選択情報を読出す
コンフィギュレーションメモリと、 上記コンフィギュレーションメモリよりのアドレスによ
り上記出力データメモリから読出された出力データを選
択情報に応じて上記入力データメモリから読出された入
力データに置換えロジックメモリに供給するセレクタと
を有することを特徴とする多段論理演算装置。A counter for generating an address, an input data memory for storing a plurality of input data in advance and accessing the address of the counter to read the input data; and an input data memory for each of a plurality of logical operation functions. A logic memory that stores output data corresponding to the value of the data in advance and reads out the output data by being accessed by at least two input data; an output data memory that sequentially stores the output data read from the logic memory; in advance, stores the address and the selection information of the output data memory, the output and reading configuration memory address and selection information of the output data memory are accessed by the address of the counter, the address from the configuration memory Read from data memory Multistage logic unit, characterized in that a selector for supplying the replacement logic memory input data read from the input data memory in response to the output data selection information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19117592A JP2571328B2 (en) | 1992-07-17 | 1992-07-17 | Multi-stage logic operation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19117592A JP2571328B2 (en) | 1992-07-17 | 1992-07-17 | Multi-stage logic operation device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0635666A JPH0635666A (en) | 1994-02-10 |
| JP2571328B2 true JP2571328B2 (en) | 1997-01-16 |
Family
ID=16270150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19117592A Expired - Lifetime JP2571328B2 (en) | 1992-07-17 | 1992-07-17 | Multi-stage logic operation device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571328B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3988640B2 (en) | 2002-12-26 | 2007-10-10 | 株式会社ジェイテクト | Hub unit with sensor |
-
1992
- 1992-07-17 JP JP19117592A patent/JP2571328B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0635666A (en) | 1994-02-10 |
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