SU1211737A1 - Memory access driver - Google Patents
Memory access driver Download PDFInfo
- Publication number
- SU1211737A1 SU1211737A1 SU843767722A SU3767722A SU1211737A1 SU 1211737 A1 SU1211737 A1 SU 1211737A1 SU 843767722 A SU843767722 A SU 843767722A SU 3767722 A SU3767722 A SU 3767722A SU 1211737 A1 SU1211737 A1 SU 1211737A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- address
- register
- block
- Prior art date
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
Изобретение относитс к вычислительной технике и предназначено дл управлени буферной пам тью в устрой ствах обработки информации с иерархической организацией пам ти.The invention relates to computing and is intended to control buffer memory in information processing devices with hierarchical memory organization.
Целью изобретени вл етс повышение достоверности функционировани .The aim of the invention is to increase the reliability of the operation.
На фиг.1 изображена функциональна схема устройства; на фиг.2 - то же, ассоциативного блока пам ти; на фиг.3 - то же, блока формировани -запроса обращени .1 shows a functional diagram of the device; Figure 2 is the same as an associative memory block; in Fig. 3, the same unit for generating a call request.
Устройство содержит адресный регистр 1, блок 2 ассоциативной пам ти блок 3 буферной пам ти, блок 4 пам ти , регистры 5 и 6, группу 7 элементов И, блок 8 формировани запроса обращени , входы информационный 9, адресный 10, признаков замены отказавших чеек 11, синхроимпульса записи информации 12, признака режима записи считывани устройства 13, выходы информационный 14, старших разр дов адреса буферной пам ти 15, признака обмена с буферной пам тью устройства 16.The device contains an address register 1, an associative memory block 2, a buffer memory block 3, a memory block 4, registers 5 and 6, a group of 7 elements AND, a request request formation block 8, informational inputs 9, address 10, signs of replacing failed cells 11 , the sync pulse of recording information 12, the sign of the read mode of the device 13, the outputs of the information 14, the upper bits of the address of the buffer memory 15, the sign of exchange with the buffer memory of the device 16.
Блок ассоциативной пам ти содержит группу 17 блоков пам ти и группу 18 компараторов.The associative memory block contains a group of 17 memory blocks and a group of 18 comparators.
Блок формировани запроса обращени содержит группу 19 элементов И, элемент ИЛИ-НЕ 20, элемент ШШ 21, элемент ИЛИ-НЕ 22 и элемент И 23.The call request generation unit contains a group of 19 AND elements, an OR-NOT 20 element, an SH-21 element, an OR-NOT 22 element, and an AND 23 element.
Буферна пам ть 3 имеет блочную структуру и состоит из L р дов и К колонок и имеет емкость L- К . блоков данных. Блок - это квант информации, взаимно-однозначно соответствующий информации в основной пам ти. Буферна пам ть построена по частично-ассоциативному принципу, адрес колонки определ етс частью адреса обращени поступающего из адресного регистра 1 нужный р д адресуетс по результату ассоциативного поиска в блоке 2.Buffer memory 3 has a block structure and consists of L rows and K columns and has a capacity of L-K. data blocks. A block is an information quantum, one-to-one corresponding to the information in the main memory. The buffer memory is built on a partly associative principle, the column address is determined by the part of the address of the address coming from address register 1, the desired series is addressed by the result of associative search in block 2.
Пам ть 4 предназначена дл хранени информации о реконфигурации буферной пам ти 3. Емкость L-K битов имеет организацто: К слов длиной If битов. Если I -и бит реконфигурации в j-ом слове установлен , то блок буферной пам ти, наход щийс . в 1-ом р ду и j-и колонке, вл етс фиксированным, т.е. замен ет полностью какой-то блок основной пам ти (отказавший). Нулевое значение бита реконфигурации разрешает использование соответствующего блока бзгфер- ной пам ти.Memory 4 is designed to store information about the reconfiguration of the buffer memory 3. The capacity of L-K bits is organized: To words with the length of If bits. If the I and reconfiguration bits in the jth word is set, then the buffer memory block that is located. in the 1st row and the jth column is fixed, i.e. completely replaces some kind of main memory block (failed). The zero value of the reconfiguration bit allows the use of the corresponding bsgfernoy memory block.
00
5five
00
5five
00
5five
00
5five
00
5five
Первый регистр 5 предназначен дл приема и хранени слона информации, считанного из пам ти 4 (разр дность L битов).The first register 5 is designed to receive and store an elephant of information read from memory 4 (the size of the L bits).
Второй регистр 6 предназначен дл фиксации результата ассоциативного поиска в блоке 2 (разр дность L битов ).The second register 6 is intended for fixing the result of an associative search in block 2 (the size of the L bits).
Запись информации в регистры 1,5 и 6, а также определение режима записи в блоке 4 осуществл етс по тактовым импульсам (на фиг.1 не показаны ) по уровню логической единицы тактового импульса. Период и длительность тактовых импульсов определ ютс длительностью задержек элементов схемы.Recording information in registers 1.5 and 6, as well as determining the recording mode in block 4, is carried out by clock pulses (not shown in Fig. 1) by the level of a logical unit of a clock pulse. The period and duration of the clock pulses are determined by the duration of the delay of the circuit elements.
Устройство работает следующим образом . The device works as follows.
Адрес обращени к оперативной пам ти поступает на адресный вход устройства 10 (фиг.1) и запоминаетс в адресном регистре I. Мпадща часть адреса, определ юща адрес колонки, одновременно поступает на вход младших разр дов адреса буферной пам ти 3, адресный вход блока 2 и адресный вход пам ти 4. Старша часть адреса из адресного регистра 1 поступает на информационный вход блока 2, определ ющего наличие или отсутствие затребованных данных в буферной пам ти 3.The address for accessing the RAM is fed to the address input of the device 10 (Fig. 1) and is stored in the address register I. The address portion defining the column address is simultaneously input to the low-order bits of the buffer memory 3 address of the block 2 and the address input of memory 4. The older part of the address from address register 1 is fed to the information input of block 2, which determines the presence or absence of the requested data in the buffer memory 3.
Младща часть адреса поступает на блоки 17 пам ти группы (фиг.2), где выбираетс одна из К колонок. Считанные L чеек поступают на входы соответствующих схем 18, где сравниваютс со старшей частью адреса. Результат ассоциативного поиска (сигналыThe younger part of the address goes to the memory blocks 17 of the group (Fig. 2), where one of the K columns is selected. The read L cells arrive at the inputs of the respective circuits 18, where they are compared with the upper part of the address. Result of associative search (signals
с выходов схем 18/ запоминаютс во втором регистре 6 и одновременно поступают на вход старших разр дов адреса буферной пам ти 3, где адре- суют р д. Считанные данные поступают на информационный вход устройства 14. Одновременно осуществл етс считывание из блока 4 пам ти информации, запоминаемой в первом регистре 5.from the outputs of circuits 18 / are stored in the second register 6 and simultaneously arrive at the input of the higher bits of the address of the buffer memory 3, where the row is addressed. The read data is fed to the information input of the device 14. At the same time, information is read from block 4 remembered in first case 5.
Предположим, что выполн етс опе- рацнл чтени и запрйшиваемые данные обнаружены в i -ом р ду, т.е. i-и разр д второго регистра 6 установлен в единичное значение. .Тогда (фиг.З)на 1-ом входе элемента ИПИ-НЕ 22 присутствует единичный сигнал, т.е. на его выходе присутствует нулевой сигнал, который поступает на второй вход элемента ИЛИ 21. При операции чтени наSuppose that reads are performed and readable data is detected in the i-th row, i.e. The i-th bit of the second register 6 is set to one. . Then (fig. 3) on the 1st input of the element IPI-HE 22 there is a single signal, i.e. at its output there is a zero signal, which is fed to the second input of the element OR 21. During a read operation,
входе.13 устройства отсутствует еди- ничный сигнал, следовательно, на втором входе элемента И 23 - нулевой сигнал, т.е. с его выхода на первый вход элемента ИЛИ 21 также поступает нулевой сигнал. Поэтому с выхода элемента ИЛИ 21 на выход 16 устройства поступает нулевой сигнал, указывающий , что обращение к ОЗУ не нужно, так как запрашиваемые данные обнаружены в буфере и выданы на информационный выход 14 устройчтва.There is no unit signal at input 13 of the device, therefore, at the second input of the element I 23 there is a zero signal, from its output the first input of the element OR 21 also receives a zero signal. Therefore, from the output of the element OR 21 to the output 16 of the device receives a zero signal, indicating that access to the RAM is not necessary, since the requested data is detected in the buffer and output to the information output 14 of the device.
Если выполн етс операци записи (единичный сигнал на входе 13 устройства и данные обнаружены в k-ом р ду , то совершенно аналогично на второй вход элемента ИЛИ 21 поступает нулевой сигнал с выхода элемента ИЛИ-НЕ 22. На втором входе элемента И 23 присутствует единичный сигнал, так как выполн етс операци записи, поэтому если i-и бит в регистре 5 установлен в 1, то на входах t -го элемента из группы элементов И 19 присутствуют единичные сигналы, т.е. на выходе единичньй сигнал, который поступает на -и вход первого элемента ИЛИ-НЕ 20 и вырабатьюает нулевой сигнал на еговыходе, поступающий на первый вход элемента И 23. Следовательно , с выхода элемента И 23 поступает нулевой сигнал на первый вход второго элемента ИЛИ 21, поэтому с его выхода на вькод 16 устройства поступает сигнал, указывак ций, что обращение к ОЗУ не нужно, так как буферна пам ть замещает данный блок основной пам ти (единичное значение i-ro бита в первом регистре 5). Если же |-й бит первого регистра 5 имеет нулевое значение, то на выходах всех элементов группы элементов И 19 присутствуют нулевые сигналы, т.е..на выходе элемента ИЛИ-НЕ 20 единичный сигнал, который поступает на первый вход элемента И 23. Следовательно, с выхода элемента И 23 поступает единичный сигнал на первый вход второго элемента ИЛИ 21 и далее на выход I6 запроса основной пам ти устройства, указывающий на необходимость обращени к ОЗУ при операци х записи.If a write operation is performed (a single signal at input 13 of the device and data is detected in the k-th row, then exactly the same as the second input of the OR 21 element receives a zero signal from the output of the OR-NOT 22 element. At the second input of the AND 23 element there is a single the signal, since the write operation is performed, so if the i-bit in register 5 is set to 1, then the inputs of the t-th element from the AND 19 group of elements contain single signals, i.e. a single signal at the output, which - and the input of the first element OR NOT 20 and produces zero A signal on its output, arriving at the first input of the element AND 23. Therefore, from the output of the element 23, a zero signal arrives at the first input of the second element OR 21, therefore, from its output, the device receives a signal indicating that the RAM access is not necessary, since the buffer memory replaces the given block of the main memory (the single value of the i-ro bit in the first register 5). If the | th bit of the first register 5 has a zero value, then the outputs of all elements of the And 19 element group contain zero signals, i.e., at the output of an element OR- NOT 20 is a single signal that arrives at the first input of the AND 23 element. Therefore, from the output of the AND 23 element, a single signal is received at the first input of the second element OR 21 and then at the output I6 of the request for the main memory of the device, indicating that RAM must be accessed during operation. x records.
Если же данные не обнаружены в буфере , тогда все биты второго регистра имеют нулевое значение и, следовательно , на выходе элемента ИЛИ-НЕ 22 единичный сигнал, который пройд элемент ИЛИ 21, поступает на выходIf the data is not detected in the buffer, then all the bits of the second register have a zero value and, therefore, at the output of the OR-NOT 22 element, a single signal that passed the OR 21 element is output
16 устройства, т.е. в этом случае при операции чтени или записи формируетс запрос на обращение к ОЗУ. Второй регистр 6 подаетс на выход 15 с целью адресации блока буферной пам ти устройством обработки информации в операци х записи, когда данные наход тс в буфере. Информаци в буферную пам ть записываетс через вход 9 устройства.16 devices, i.e. in this case, during a read or write operation, a request is made to access RAM. The second register 6 is output 15 for the purpose of addressing the buffer memory block by the information processing unit in the write operations when the data is in the buffer. The information in the buffer memory is recorded through the input 9 of the device.
Если в операции чтени данные не обнаружены в буфере, то считанные из ОЗУ данные буферизуютс . С входа 12 устройства поступают сигналы, определ к цие р д буферной пам ти, куда помещаетс буферизованна инфор- махда . Если загрузка идет в { -и р д« то на пр мой вход элемента из группы элементов И 7 поступает импульс,If no data is found in the read operation in the buffer, then the data read from the RAM is buffered. The signals from the input 12 of the device are determined by a number of a buffer memory, where buffered information is placed. If the download goes to {- and p d "then a pulse arrives at the direct input of an element from the group of elements And 7
который или проходит на выход элемента , если i-и бит первого регистра 5 в нуле, или не проходит, если -й бит в единице. Далее, поступа в блок 2 и буферную пам ть 3, импульс осуществл ет запись и буферную пам ть информации с выхода 9 и запись старшей части адреса из адресного регистра 1 в пам ть 17.which either goes to the output of the element if the i-th bit of the first register is 5 at zero, or does not pass if the -th bit is at one. Next, entering the block 2 and the buffer memory 3, the pulse records and buffers the information from output 9 and writes the high-order part of the address from address register 1 to memory 17.
Следовательно, если какой-то блок буферной пам ти замещает блок основной пам ти, то в нем не может быть буфернзован другой блок. Вход 11 устройства слу ит дл записи в пам ть 4 информации о реконфигурации буферной пам ти. Информаци о местонахождении данных в буферной пам ти 3 поступает на Bbocdn 15 устройства.Consequently, if a block of buffer memory replaces a block of main memory, then another block cannot be buffered in it. Input 11 of the device is used to record buffer storage reconfiguration information into memory 4. The location of the data in the buffer memory 3 is fed to the device Bbocdn 15.
4545
5050
Таким образом, если устройство обработки информации обнаружило от- каз блока, основной пам ти, то имеетс возможность заменить отказавший блок блоком буферной пам ти, с которым в-дальнейшем идет работа, а обращени , к отказавшему блоку основной пам ти подавл ютс .. Реконфигураци буферной пам ти происходит в ходе обработки отказа, т.е. вл етс динамической процедурой.Thus, if the information processing device has detected a failure of the main memory block, then it is possible to replace the failed block with the buffer memory block with which the work is going on, and calls to the failed main memory block are suppressed. buffer memory occurs during failover, i.e. is a dynamic procedure.
f ff f
/z/ z
ЁYo
Я.I.
8eight
WW
CmapMOft часть адресаCmapMOft part of the address
Младша часть чдрвсаThe younger part of the park
5 65 6
r,zrr, zr
QtQt
/3/ 3
ИAND
пP
Составитель M.Ctuura;Compiled by M.Ctuura;
Редактор Н.Швыдка Техред Т.Тупик : Корректор Е. Сирохман,Editor N.Shvydka Tehred T. Tupik: Proofreader E. Sirohman,
Заказ 6AI/53 Тираж 673ПодписноеOrder 6AI / 53 Circulation 673 Subscription
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5VNIIPI USSR State Committee for Inventions and Discoveries 4/5, Moscow, Zh-35, Raushsk nab. 113035
Филиал ШШ Патент, г, Ужгород, ул. Проектна , 4Filial ShSh Patent, g, Uzhgorod, st. Project, 4
аbut
J$J $
//
т . I тt. I t
Ш Ж.,W Zh.,
djoec 1№9аdjoec 1№9a
we.fwe.f
jj
2/2 /
//
2323
ФИ9.FI9.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843767722A SU1211737A1 (en) | 1984-07-11 | 1984-07-11 | Memory access driver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843767722A SU1211737A1 (en) | 1984-07-11 | 1984-07-11 | Memory access driver |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1211737A1 true SU1211737A1 (en) | 1986-02-15 |
Family
ID=21129498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843767722A SU1211737A1 (en) | 1984-07-11 | 1984-07-11 | Memory access driver |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1211737A1 (en) |
-
1984
- 1984-07-11 SU SU843767722A patent/SU1211737A1/en active
Non-Patent Citations (1)
Title |
---|
Белкин Г.Г. и др.. Вопросы эффективной организации управлени основной пам тью в ЭВМ ЕС 1045. - Вопросы радиоэлектроники, сер. ЭВТ, вып. 10, 1978. Патент ОНА № 3840863, ,кл. G 06 F 13/00, опублик. 1974. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4899316A (en) | Semiconductor memory device having serial writing scheme | |
US4130900A (en) | Memory with common read/write data line and write-in latch circuit | |
US5226009A (en) | Semiconductor memory device supporting cache and method of driving the same | |
US4989180A (en) | Dynamic memory with logic-in-refresh | |
US5353427A (en) | Semiconductor memory device for simple cache system with selective coupling of bit line pairs | |
JP2740063B2 (en) | Semiconductor storage device | |
US4633441A (en) | Dual port memory circuit | |
US4412313A (en) | Random access memory system having high-speed serial data paths | |
US5715211A (en) | Synchronous dynamic random access memory | |
US4817057A (en) | Semiconductor memory device having improved precharge scheme | |
JP2523586B2 (en) | Semiconductor memory device | |
KR960015578A (en) | Semiconductor memory capable of refresh operation during burst operation | |
GB1580415A (en) | Random access memory | |
US6301185B1 (en) | Random access memory with divided memory banks and data read/write architecture therefor | |
US5274596A (en) | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks | |
KR930024012A (en) | Semiconductor memory | |
JPS63106998A (en) | Semiconductor memory with test circuit | |
US4870621A (en) | Dual port memory device with improved serial access scheme | |
US4669064A (en) | Semiconductor memory device with improved data write function | |
US5367495A (en) | Random access memory having control circuit for maintaining activation of sense amplifier even after non-selection of word line | |
US6035381A (en) | Memory device including main memory storage and distinct key storage accessed using only a row address | |
KR910009588B1 (en) | Serial access memory circuit having serial addressing circuit | |
EP0048810B1 (en) | Recirculating loop memory array with a shift register buffer | |
KR930004669B1 (en) | Semiconductor memory device with serial access memory | |
US5089987A (en) | Refresh control circuit |