JPH0245208B2

JPH0245208B2 - BASUKETSUGOSHISUTEMUNODEETATENSOSEIGYOHOSHIKI

Info

Publication number: JPH0245208B2
Application number: JP56207118A
Authority: JP
Inventors: Tomokatsu Sato
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-12-23
Filing date: 1981-12-23
Publication date: 1990-10-08
Anticipated expiration: 2001-12-23
Also published as: JPS58109915A

Description

【発明の詳細な説明】本発明は、バス結合システムのデータ転送制御
方式に係り、特に、必要なデータを自動選択して
転送する、ロードシエア・コンピユータシステム
に好適なデータ転送制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transfer control method for a bus coupled system, and more particularly to a data transfer control method suitable for a load sharing computer system that automatically selects and transfers necessary data.

従来の方式を、第１図に示す。以下この方式に
ついて説明する。各々のCPU１（処理装置）は、
PI／Ｏ情報およびCPU間のリンケージ情報の総
てをもつ共通データメモリ２をもち、CPU１の
プログラム実行は、この共通データメモリ２を仮
想PI／Ｏもしくは、仮想対リンケージCPUと見
なして、バス結合のデータ転送とは独立に行な
う。なお各々の共通データメモリ２は、バス結合
で同報通信を行うことにより、総てメモリの内容
は同一である。バツフア回路３は、単に信号の転
送強化を計る駆動回路で、特別の機能は持たな
い。ユニツトドライバー４は、バス結合送受信回
路とPI／Ｏ６のドライブ機能をもつ。アドレス
発生回路６は、転送動作の中心になるものであ
り、各々の共通データメモリ２、ユニツトドライ
バー５にアドレスを送出する。このアドレスは一
定時間ごとに順次更新されるものである。今仮に
アドレス発生回路６がアドレスバス１２に、003
を出力すると、アドレス003で出力モードに指定
されているデータ共有メモリ２がデータを出力す
る。この場合番号１の共通データメモリ２がデー
タを送出し、他の番号の共通データメモリ２はア
ドレス003で受信モードに指定されており、デー
タを受信する。同様にユニツトドライバー４もデ
ータを受信し、PI／Ｏ５に転送する。この方式
は、回路構成が単純で、信頼性上も好ましい。し
かし、アドレス発生回路６は、PI／Ｏ５が実装
されていないアドレスを含め、PI／Ｏアドレス
領域の全領域に関してアドレスを周期的に出力す
る。このため、PI／Ｏの状態変化をCPUに転送
するために最大アドレス１スキヤン時間の遅れを
生じ、高速制御に不適という欠点がある。これ
は、共通データメモリ２が第２図に示すように、
デユアルポートメモリ８およびアドレス選択回路
２から構成され、アドレス転送要求の要否を報告
する機能を持たず、アドレス発生回路６が特定の
アドレスを選択して出力することができないこと
に起因する。 A conventional method is shown in FIG. This method will be explained below. Each CPU1 (processing unit) is
It has a common data memory 2 that has all of the PI/O information and linkage information between CPUs, and the program execution of the CPU 1 is performed by bus coupling, regarding this common data memory 2 as a virtual PI/O or virtual linkage CPU. This is done independently of the data transfer. Note that each common data memory 2 has the same contents because it performs broadcast communication by bus connection. The buffer circuit 3 is a drive circuit that simply enhances signal transfer and has no special function. The unit driver 4 has a bus-coupled transmitter/receiver circuit and a PI/O6 drive function. The address generation circuit 6 plays a central role in the transfer operation, and sends addresses to each common data memory 2 and unit driver 5. This address is updated sequentially at regular intervals. Now, if the address generation circuit 6 is connected to the address bus 12, 003
When this is output, the data shared memory 2 designated as output mode by address 003 outputs the data. In this case, the common data memory 2 with number 1 sends out data, and the common data memories 2 with other numbers are designated to receive mode by address 003 and receive data. Similarly, the unit driver 4 also receives data and transfers it to the PI/O 5. This method has a simple circuit configuration and is preferable in terms of reliability. However, the address generation circuit 6 periodically outputs addresses regarding the entire PI/O address area, including addresses where the PI/O 5 is not mounted. For this reason, there is a delay of the maximum scan time for one address in order to transfer the state change of PI/O to the CPU, which has the disadvantage that it is unsuitable for high-speed control. This means that the common data memory 2, as shown in FIG.
This is due to the fact that the address generation circuit 6, which is composed of a dual port memory 8 and an address selection circuit 2, does not have a function of reporting whether or not an address transfer request is necessary, and cannot select and output a specific address.

本発明の目的は、データの選択転送によるバス
結合システムの高速データ転送制御方式を提供す
ることにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a high-speed data transfer control method for a bus-coupled system using selective transfer of data.

関連する多数個の制御対象について、特に高速
制御を必要とする制御対象の割合いはかなり小さ
いという経験側から、関連する全制御対象を一様
な速度で制御するのではなく、本発明では、制御
の要求に応じて制御することにより、総合的に高
速制御を実現しようとするものである。具体的に
は制御対象に変化が生じた場合、または変更を必
要とした場合のみ、バス結合装置に報告し、デー
タ転送をしようとするものである。これにより、
低速制御対象への負荷が軽減され、その分高速制
御対象への高速制御が可能となる。 Based on our experience that among a large number of related control objects, the proportion of control objects that require particularly high-speed control is quite small.In the present invention, instead of controlling all related control objects at a uniform speed, The aim is to comprehensively achieve high-speed control by controlling according to control requests. Specifically, only when a change occurs in the controlled object or when a change is required, a report is sent to the bus coupling device and data is transferred. This results in
The load on low-speed control objects is reduced, and high-speed control on high-speed control objects becomes possible accordingly.

以下本発明の実施例を第３図〜第１２図により
説明する。 Embodiments of the present invention will be described below with reference to FIGS. 3 to 12.

第３図に全体構成を示す。１はプロセス入出力
装置（以下PI／Ｏと略す）に制御信号等を演算
出力する処理装置（以下CPUと略す）である。
２はPI／Ｏ情報および、対CPU間のリンケージ
情報の総てをもつ共通データメモリ（以下CMと
略す）である。各CM２は、バス結合で同報通信
を行うことにより同一のメモリ内容となつてい
る。３はバツフア（以下BUFと略す）回路で、
単に信号の強化を図るものである。４はユニツト
ドライバー（以下UDと略す）で、バス結合の機
能と、PI／Ｏのドライブ機能を持つ。５はPI／
Ｏである。６はアドレス発生回路（以下ADRG
と略す）で、CM２およびUD４からのアドレス
出力要求を読み取り、この要求に基づいた、特定
のアドレスを送出するものである。７はデータ転
送要求メモリ（以下TRSMと略す）で、CM２ま
たは、UD４に内蔵される。TRSMは、CM２内
にあつては、対応するCPU１からPI／Ｏ５へ向
けてのデータに変化があつた場合にこのTRSM
に“１”を書き込み、ADRGにアドレス送出を
要求し、UD内にあつては、PI／ＯからCPUへ向
けてのデータに変化があつた場合にTRSMに
“１”を書き込むことにより、ADRGにアドレス
送出を要求し、データ転送を行おうとするもので
ある。 Figure 3 shows the overall configuration. Reference numeral 1 denotes a processing device (hereinafter abbreviated as CPU) that calculates and outputs control signals and the like to a process input/output device (hereinafter abbreviated as PI/O).
Reference numeral 2 denotes a common data memory (hereinafter abbreviated as CM) having all PI/O information and linkage information between CPUs. Each CM2 has the same memory content by performing broadcast communication through bus connection. 3 is a buffer (hereinafter abbreviated as BUF) circuit,
It simply strengthens the signal. 4 is a unit driver (hereinafter abbreviated as UD), which has a bus connection function and a PI/O drive function. 5 is PI/
It is O. 6 is an address generation circuit (hereinafter referred to as ADRG)
) reads address output requests from CM2 and UD4, and sends out a specific address based on this request. 7 is a data transfer request memory (hereinafter abbreviated as TRSM), which is built in CM2 or UD4. In CM2, TRSM is used when there is a change in data from the corresponding CPU1 to PI/O5.
By writing “1” to TRSM and requesting ADRG to send an address, and in the case of UD, when there is a change in the data from PI/O to the CPU, by writing “1” to TRSM, ADRG The request is to request an address to be sent to the address and attempt to transfer data.

まず全体の動作を説明すると、各々のCPU１
はPI／Ｏ情報および各CPU間のリンケージ情報
の総てを記憶するCM２を夫々持つ。そして、
CPU１のプログラム実行は、このCM２を仮想
PI／Ｏもしくは仮想リンケージCPUと見なして
行い、直接PI／Ｏ５を読み、書きすることはな
い。このため、CM２の内容は常にPI／Ｏ５およ
び他のCMの内容と同一である必要がある。この
機能を果すのがバス結合装置で、ADRG６を中
心に、CM２、BUF３、UD４から構成される。
ADRG６は、CM２またはUD４内のTRSM７の
内容を読み出し、データ転送要求有りと判断する
と、要求しているアドレスを送出する。これを具
体的に説明する。仮に、ADRG６が、アドレス
バス１２に、003を出力すると、アドレス003で出
力モードに指定されているCM２がデータを出力
する。この場合、番号１のCM２がデータを送出
し他の番号のCM２はアドレス003で受信モード
に指定されており、データを受信する。同様に
UD４もデータを受信しPI／Ｏ５に転送する。こ
の説明ではTRSM７の機能を無視して説明した
が、次に、TRSMの機能を含めて説明する。
TRSM７設置の目的は、必要なデータ転送のみ
を行い、不要な転送を阻止することにある。
ADRG６は、この例では、000、010、020…と16
進数で10アドレス毎に出力するように設計されて
いる。まずアドレス000を出力したとすると、ア
ドレス001〜00FをもつCMまたはUDのTRSM中
アドレス000の内容が読み出される。第４図
TRSM構成図に示すようにこの内容が３ビツト
目のみが“１”と仮定すると、データ転送はアド
レス003のみを行なえばよいことを示している。
このため、TRSM７の内容を読み込んだADRG
６は、アドレス003を出力し、アドレス003で出力
モードに指定されているものがCMとするとCM
のデータが、受信モードに指定されている他の
CMおよびUDに転送される。UDはその後それら
のデータをPI／Ｏ５に転送する。仮に、アドレ
ス000のTRSMのビツト１〜15の内容が総て０と
すると、この内容を読み込んだADRGはアドレ
ス001〜00Fのデータ転送不要と判断し、次の
TRSMのアドレス010を送出する。次にアドレス
010の内容を読み出し出力すべきアドレスを決定
する。第４図の例ではビツト１〜15、総てが０な
ので、ADRG６はＩ／Ｏアドレス011〜01Fは転
送不要と見なし、次のTRSM７のアドレス020を
取込む。 First, to explain the overall operation, each CPU1
Each has a CM2 that stores all PI/O information and linkage information between each CPU. and,
Program execution on CPU1 uses this CM2 as a virtual
It is treated as a PI/O or virtual linkage CPU, and does not directly read or write PI/O5. Therefore, the content of CM2 must always be the same as the content of PI/O5 and other CMs. The bus coupling device that performs this function is composed of ADRG6, CM2, BUF3, and UD4.
ADRG6 reads the contents of TRSM7 in CM2 or UD4, and when determining that there is a data transfer request, sends out the requested address. This will be explained specifically. If the ADRG 6 outputs 003 to the address bus 12, the CM 2 designated as output mode by the address 003 outputs data. In this case, the CM2 with number 1 sends data, and the CM2 with other numbers is designated to receive mode by address 003 and receives data. similarly
UD4 also receives data and transfers it to PI/O5. In this explanation, the function of TRSM7 has been ignored, but next, the function of TRSM will be included in the description.
The purpose of installing TRSM7 is to perform only necessary data transfer and prevent unnecessary data transfer.
ADRG6 is 000, 010, 020… and 16 in this example.
It is designed to output every 10 addresses in base numbers. First, if address 000 is output, the contents of address 000 in the TRSM of the CM or UD having addresses 001 to 00F are read out. Figure 4
As shown in the TRSM configuration diagram, assuming that only the third bit of this content is "1", this indicates that data transfer only needs to be performed to address 003.
For this reason, ADRG that has read the contents of TRSM7
6 outputs address 003, and if the output mode specified by address 003 is CM, then CM
data from other specified receive modes.
Transferred to CM and UD. UD then forwards those data to PI/O5. If the contents of bits 1 to 15 of TRSM at address 000 are all 0, ADRG reads this contents and determines that there is no need to transfer the data at addresses 001 to 00F, and then
Send TRSM address 010. then the address
The contents of 010 are read and the address to be output is determined. In the example shown in FIG. 4, bits 1 to 15 are all 0, so ADRG6 considers that I/O addresses 011 to 01F do not need to be transferred, and takes in address 020 of the next TRSM7.

このようにして、TRSMで指定されたアドレ
スのみのデータ転送を行うことができ、アドレス
000〜アドレスの上限値までの１スキヤンの時間
を早めることが可能になる。 In this way, data transfer can be performed only for the address specified in TRSM, and the address
It becomes possible to speed up the time for one scan from 000 to the upper limit value of the address.

次にTRSM７、CM２、UD４、ADRG６つい
て詳細に説明する。 Next, TRSM7, CM2, UD4, and ADRG6 will be explained in detail.

第４図はTRSM７の構成図を示す。TRSMは、
例えばアドレス000、010、020、…というように、
アドレスが16進数で10毎に飛び飛びに割り付けら
れたメモリである。このTRSM７の内容は、こ
のTRSMを含むCMあるいはUDが、データ転送
を要求しているか否かおよび、このTRSMが
ADRGから読み出されたか否かを意味するもの
である。第４図の例で説明すると、０ビツトが
“１”は、TRSMがADRG６によつて読み出され
ていないことを示し、０ビツトが“０”は
TRSMのそのアドレスがADRG６によつて読み
出されたことを示す。したがつて、０ビツトに
“１”があれば、読出し要求中であることを示す。
また１〜15ビツトはアドレスXX1〜XXF（Ｘは00
〜FFを示す）がデータ転送を要求しているか否
かを示し、“０”はデータ転送不要、“１”はデー
タ転送要を示す。第４図の例のアドレス000で３
ビツト目が“１”はアドレス003のデータがデー
タ転送を要求していることになる。 FIG. 4 shows a configuration diagram of TRSM7. TRSM is
For example, addresses 000, 010, 020, etc.
It is a memory whose addresses are allocated in hexadecimal numbers in increments of 10. The contents of this TRSM7 include whether the CM or UD that includes this TRSM requests data transfer, and whether this TRSM
This means whether or not it has been read from ADRG. To explain using the example of FIG. 4, a 0 bit of "1" indicates that TRSM has not been read by ADRG6, and a 0 bit of "0" indicates that the TRSM is not read by ADRG6.
Indicates that address in TRSM has been read by ADRG6. Therefore, if the 0 bit is "1", it indicates that a read request is in progress.
Also, 1 to 15 bits are addresses XX1 to XXF (X is 00
~FF) indicates whether or not data transfer is requested; "0" indicates that data transfer is not required, and "1" indicates that data transfer is required. 3 at address 000 in the example in Figure 4
If the bit is "1", it means that the data at address 003 requests data transfer.

次に第５図および第６図によりCM２の機能を
説明する。第５図はCM２の構成図である。８は
CMの中心になる機能をもつデユアルポートメモ
リ（以下DPMと略す）である。DPM８はPI／Ｏ
の全情報および、CPUのリンケージ情報を記憶
し、CPU側と、CM内の処理装置１０の双方から
アクセス可能なメモリである。２０は、選択回路
で、CPUから発せられたアドレスを記憶すると
同時に、該CMがCPUから選択されたか否かを判
断する機能を持つ。２１はアドレスバツフアで、
ADRG６の発するアドレスを記憶すると同時に、
該CMが選択されたか否かを処理装置１０に報告
する機能を持つ。処理装置１０は、マイクロプロ
セツサ２３、制御プログラムを内蔵したリード・
オンリメモリ２４、ランダムアクセスメモリ２５
で構成される。７は前述のTRSM、２６はCMが
使用する入出力アドレスおよびCPUリンケージ
アドレスに関し、入力（CPUが読み取る）モー
ドか、出力（CPUが書き込むモードかを示すフ
ラグ情報を記憶するメモリであり、ADRG６か
らアドレスを受信した時に、データを送出する
か、取り込むかを判断するのに用いるもので、あ
らかじめ設定されているものである。次にCMの
動作を、第６図のCM動作フローチヤートにより
説明する。動作開始に当り、TRSMの内容をす
べて“１”に設定する。こうすることにより
CPUから出力されるデータは総て、他のCMおよ
び、、PI／Ｏに転送されることになる。次に処理
装置１０はPI／Ｏまたは他のCMからCPUへの転
送要求に従つて転送されて来たデータをDPMに
格納する。次に、DPMの出力データ、即ちCPU
から、PI／Ｏまたは他のCMへ転送するデータに
変化が発生した場合は、第４図に示すTRSMデ
ータフオーツマツトで、該当TRSMに転送要求
データを書き込む。なお前述のデータの変化は、
前もつてRAM２５に格納してあるデータと
DPM８の内容を照合して確認可能である。処理
装置１０はこの照合動作を繰り返す。次に
ADRG６からPI／Ｏへのデータ転送要求があれ
ば、DPMの指定されたアドレスの内容を出力す
る。 Next, the functions of CM2 will be explained with reference to FIGS. 5 and 6. FIG. 5 is a configuration diagram of CM2. 8 is
This is dual port memory (hereinafter abbreviated as DPM), which has the central function of CM. DPM8 is PI/O
This memory stores all information on the CM and CPU linkage information, and is accessible from both the CPU side and the processing device 10 in the CM. 20 is a selection circuit which has the function of storing the address issued from the CPU and at the same time determining whether or not the CM has been selected by the CPU. 21 is the address buffer,
At the same time as memorizing the address issued by ADRG6,
It has a function of reporting to the processing device 10 whether or not the CM has been selected. The processing device 10 includes a microprocessor 23 and a read/write processor containing a control program.
Only memory 24, random access memory 25
Consists of. 7 is the aforementioned TRSM, and 26 is a memory that stores flag information indicating whether the input/output address and CPU linkage address used by the CM are input (read by the CPU) mode or output (write mode by the CPU). This is used to determine whether to send or import data when an address is received, and is preset.Next, the operation of the CM will be explained using the CM operation flowchart in Figure 6. .To start operation, set all contents of TRSM to “1”.By doing this,
All data output from the CPU will be transferred to other CMs and PI/O. Next, the processing device 10 stores in the DPM the data transferred in accordance with the transfer request from the PI/O or other CM to the CPU. Next, the output data of DPM, i.e. CPU
If a change occurs in the data to be transferred to the PI/O or other CM, the transfer request data is written to the corresponding TRSM using the TRSM data format shown in FIG. The changes in the data mentioned above are
The data previously stored in RAM25
This can be confirmed by comparing the contents of DPM8. The processing device 10 repeats this verification operation. next
When there is a data transfer request from ADRG6 to PI/O, the contents of the specified address of DPM are output.

以上の様に、CMは変化のあつた真に必要なデ
ータのみを転送することができる。 As described above, CM can transfer only the truly necessary data that has changed.

次に第７図および第８図によりユニツトドライ
バ（UD）の動作を説明する。 Next, the operation of the unit driver (UD) will be explained with reference to FIGS. 7 and 8.

第７図はUD４の構成図である。８０はUDの
中心になる入出力メモリ（以下IOMと略す）で、
PI／Ｏ５の全情報を記憶し、CPU側とUD内の処
理装置１０の双方からアクセス可能なメモリであ
る。４０は選択回路で、ADRG６から発せられ
たアドレスを記憶すると同時に、該UDがADRG
から選択されたか否かを判定する機能をもつ。４
１はアドレスバツフアで、処理装置１０の出力す
るアドレス信号を強化する回路である。４３は処
理装置を構成するマイクロプロセツサ、４４は、
制御プログラムを内蔵したリード・オンメモリ、
４５はランダムアクセスメモリである。７は前述
のTRSMである。次にUDの動作を第８図UD動
作フローチヤートで説明する。動作開始に当り、
TRSMの内容をすべて“１”に設定する。こう
することにより、PI／ＯからCMへ向けてのデー
タは、総て転送要求が出されたことになる。次
に、処理装置１０はIOM８０のPI／Ｏへの出力
情報を総て、PI／Ｏ５に出力する。またPI／Ｏ
５からCM２へ向けてのデータと、IOM８０のデ
ータを比較し、不一致があれば、PI／Ｏ５の入
力データに変化があつたものとして、PI／Ｏの
入力データをIOM８０に格納すると共に、
TRSM７に転送要求データを格納する。TRSM
７の内容がADRG６に読み出された場合は、該
TRSMデータをリセツトする。 FIG. 7 is a configuration diagram of UD4. 80 is the input/output memory (hereinafter abbreviated as IOM) which is the center of UD.
This memory stores all information of the PI/O5 and is accessible from both the CPU side and the processing device 10 in the UD. 40 is a selection circuit which memorizes the address issued from ADRG6 and at the same time selects the UD from ADRG.
It has a function to determine whether or not it has been selected. 4
Reference numeral 1 denotes an address buffer, which is a circuit that strengthens the address signal output from the processing device 10. 43 is a microprocessor that constitutes a processing device; 44 is a microprocessor that constitutes a processing device;
Read-on memory with built-in control program,
45 is a random access memory. 7 is the aforementioned TRSM. Next, the operation of UD will be explained with reference to the UD operation flowchart in FIG. Upon starting the operation,
Set all contents of TRSM to “1”. By doing this, a transfer request has been issued for all data from the PI/O to the CM. Next, the processing device 10 outputs all the output information from the IOM 80 to the PI/O to the PI/O 5. Also PI/O
The data from 5 to CM2 is compared with the data in IOM80, and if there is a discrepancy, it is assumed that there has been a change in the input data of PI/O5, and the input data of PI/O is stored in IOM80.
Store the transfer request data in TRSM7. TRSM
If the contents of 7 are read to ADRG6, the corresponding
Reset TRSM data.

以上のようにしてUD４は、PI／Ｏ５の入力情
報に変化のあつた必要なデータのみを転送要求す
るができる。 As described above, the UD4 can request the transfer of only necessary data in which the input information of the PI/O5 has changed.

次に第９図〜第１２図によりADRG６の動作
を説明する。第９図はADRG６の構成図を示す。
ADRGの目的は、TRSM７の内容を読み出し、
この内容に基づくアドレスを送出することにあ
る。６０はクロツク発生回路であり、このクロツ
クのタイミングにより、ADRG６は動作する。
６１はAND回路で、カウンタ６２へのクロツク
信号のゲートである。６２は、ADRGの中心に
なるアドレス出力用のアツプカウンタであり、ク
ロツク入力が印加される毎にカウント出力が増加
する。６３はビツトメモリであるり、第１１図ビ
ツトメモリ図に示すように、各アドレス毎に１ビ
ツトの内容を持つ。６４はOR回路で、シフトレ
ジスタ６６の出力と、ビツトメモリ６３の出力の
ORを取る。６５は、OR回路出力を記憶するフ
リツプフロツプである。６６はADRG６が発し
たアドレスにより読み出したTRSM７の内容を
記憶し、この内容をシリアル変換して出力するシ
フトレジスタである。６７は、カウンタ６２の出
力したアドレスを記憶し、この結果をADRG６
の出力アドレスとして出力するラツチレジスタで
ある。６８はコントロール回路で各回路に制御信
号を出力する。動作を説明すると、第１０図に示
す線に、クロツク６０からは高速クロツクCLK
が出力され、AND回路６１および、コントロー
ル回路６８に印加される。フリツプフロツプ６５
は始めリセツトされているので、出力は、論理
“１”になつている。このためクロツクはAND回
路６１を介してカウンタ６２に因加される。信号
CLKの０状態ではカウンタ６２の出力も０、即
ち信号IADDRは０である。この信号IADDRはビ
ツトメモリ６３に印加されこの出力OMは第１１
図に示すように、論理“１”のため、これがフリ
ツプフロツプ６５に記憶されれ、この出力
GATEは論理“０”となる。このため、信号
ICLKも論理“０”となり、カウンタ６２のカウ
ントは停止し、IADDRの値は０を保持し、この
値がラツチレジスタ６７にラツチされアドレス
ADDRが０で出力される。このアドレスにより
アドレス０のTRSM７がDATA信号として読み
出され（斜線で示した部分が有効なデータを意味
する）シフトレジスタ６６に記憶される。このデ
ータDATAの読み取りに要する時間Ｔ経過後フ
リツプフロツプ６５はリセツトされ、再度、
AND回路６１は、信号CLKを通す。これにより
信号ICLKがカウント６２に印加され、出力
IADDRは１、２、３と進む。この信号IADDRと
同期して、シフトレジスタも第１２図ｂに示すよ
うに３ステツプ進み、出力論理“１”を出力す
る。この信号は、CR回路６４を介して、フリツ
プフロツプ６５に記憶され、AND回路６１のゲ
ートを閉じることになる。このようにして、信号
IADDRは３に固定され、この出力がラツチ６７
に印加され、ADRGの出力としてアドレス
ADDR３を出力する。一定時間Ｔを経過後フリ
ツプフロツプ６６はリセツトされ、カウンタ６２
は、カウントアツプを開始する。このようにし
て、ADRG６は、TRSM７に書き込まれた要求
に従つたアドレスを送出することが可能である。 Next, the operation of ADRG 6 will be explained with reference to FIGS. 9 to 12. FIG. 9 shows a configuration diagram of ADRG6.
The purpose of ADRG is to read the contents of TRSM7,
The purpose is to send an address based on this content. 60 is a clock generation circuit, and ADRG 6 operates according to the timing of this clock.
Reference numeral 61 is an AND circuit, which is a gate for a clock signal to the counter 62. 62 is an up counter for address output which is the center of ADRG, and the count output increases every time a clock input is applied. Reference numeral 63 is a bit memory, and as shown in the bit memory diagram in FIG. 11, each address has one bit of content. 64 is an OR circuit that connects the output of the shift register 66 and the output of the bit memory 63.
Take OR. 65 is a flip-flop that stores the output of the OR circuit. Reference numeral 66 is a shift register that stores the contents of TRSM7 read out by the address issued by ADRG6, converts the contents serially, and outputs the converted contents. 67 stores the address output by the counter 62 and sends this result to ADRG6.
This is a latch register that outputs as an output address. A control circuit 68 outputs a control signal to each circuit. To explain the operation, as shown in the line shown in FIG.
is output and applied to the AND circuit 61 and the control circuit 68. flip flop 65
Since it is initially reset, the output becomes logic "1". Therefore, the clock is applied to the counter 62 via the AND circuit 61. signal
When CLK is in the 0 state, the output of the counter 62 is also 0, that is, the signal IADDR is 0. This signal IADDR is applied to the bit memory 63 and this output OM is the 11th bit memory 63.
As shown in the figure, since it is a logic "1", it is stored in the flip-flop 65 and this output
GATE becomes logic “0”. For this reason, the signal
ICLK also becomes logic "0", the counter 62 stops counting, and the value of IADDR holds 0, and this value is latched in the latch register 67 and the address is
ADDR is output as 0. Based on this address, TRSM7 at address 0 is read out as a DATA signal (the shaded area means valid data) and stored in the shift register 66. After the time T required to read this data DATA has elapsed, the flip-flop 65 is reset and again.
AND circuit 61 passes signal CLK. This applies the signal ICLK to the count 62 and outputs
IADDR advances as 1, 2, 3. In synchronization with this signal IADDR, the shift register also advances three steps as shown in FIG. 12b and outputs an output logic "1". This signal is stored in the flip-flop 65 via the CR circuit 64, and closes the gate of the AND circuit 61. In this way, the signal
IADDR is fixed at 3 and this output is the latch 67
and the address as the output of ADRG.
Output ADDR3. After a certain period of time T has elapsed, the flip-flop 66 is reset and the counter 62
starts counting up. In this way, ADRG6 is able to send out an address according to the request written to TRSM7.

このようにして、本実施例によれば、CMおよ
びUDにTRSMを付加することにより、バス結合
装置内のデータを必要なもののみ選択して転送す
ることが可能となり、結果的に、CPUと他の
CPU間のデータ転送および、CPUとPI／Ｏ間の
データ転送の高速化が可能となり、本装置の適用
拡大を図ることができる。 In this way, according to this embodiment, by adding TRSM to CM and UD, it is possible to select and transfer only the necessary data in the bus coupling device, and as a result, the CPU and other
It becomes possible to speed up data transfer between CPUs and between the CPU and PI/O, and expand the application of this device.

以上詳細に説明したことから明らかなように、
本発明によつて、バス結合システムにおいて、高
速のデータ転送を実現することができる。 As is clear from the detailed explanation above,
According to the present invention, high-speed data transfer can be realized in a bus-coupled system.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図〜第２図は従来方式の説明図で、第１図
は全体構成図、第２図はデータ転送メモリ構成図
である。第３図〜第１２図は本発明方式の説明図
で、第３図は全体構成図、第４図はデータ転送要
求メモリ構成図、第５図は共通データメモリ構成
図、第６図は共通データメモリ動作フロー図、第
７図はユニツトドライバ構成図、第８図はユニツ
トドライバ動作フロー図、第９図はアドレス発生
回路全体構成図、第１０図はアドレス発生回路タ
イムチヤート、第１１図はビツトメモリ構成図、
第１２図はシフトレジスタの動作説明図を示す。１……処理装置、２……共通データメモリ、３
……バツフア、４……ユニツトドライバー、５…
…入出力装置、６……アドレス発生回路、７……
データ転送要求メモリ、８……デユアルポートメ
モリ、１１……データ、１２……アドレス。 1 and 2 are explanatory diagrams of the conventional system, with FIG. 1 being an overall configuration diagram and FIG. 2 being a data transfer memory configuration diagram. Figures 3 to 12 are explanatory diagrams of the system of the present invention, where Figure 3 is an overall configuration diagram, Figure 4 is a data transfer request memory configuration diagram, Figure 5 is a common data memory configuration diagram, and Figure 6 is a common data memory configuration diagram. Data memory operation flow diagram, Figure 7 is a unit driver configuration diagram, Figure 8 is a unit driver operation flow diagram, Figure 9 is an overall address generation circuit configuration diagram, Figure 10 is an address generation circuit time chart, and Figure 11 is a Bit memory configuration diagram,
FIG. 12 shows an explanatory diagram of the operation of the shift register. 1...Processing device, 2...Common data memory, 3
... Buffer, 4... Unit driver, 5...
...Input/output device, 6...Address generation circuit, 7...
Data transfer request memory, 8...Dual port memory, 11...Data, 12...Address.

Claims

【特許請求の範囲】[Claims]

１複数の処理装置と、プロセス入出力装置と、
それらの間のデータ伝送を行なうためのバスと、
該バスと夫々の該処理装置の間に設置され、夫々
が共通のデータを記憶する複数の共通データメモ
リと、該バスと該プロセス入出力装置との間に設
置され、該共通データメモリと同じ内容を記憶す
るドライバと、該共通データメモリ間および共通
データメモリと該ドライバ間のデータ転送を制御
するためのアドレスを発生するアドレス発生器と
で構成されるバス結合システムのデータ転送制御
方式において、前記共通データメモリおよび前記
ドライバ内に前記共通のデータのうち転送要求の
でているアドレスを指定するためのデータ転送要
求メモリを設け、前記アドレス発生器は該データ
転送要求メモリの内容を読み、該内容に対応する
アドレス信号を発生し、該アドレス信号によつて
前記データ転送を行なうことを特徴とするバス結
合システムのデータ転送制御方式。1 multiple processing devices, process input/output devices,
a bus for transmitting data between them;
a plurality of common data memories installed between the bus and each of the processing devices, each storing common data; and a plurality of common data memories installed between the bus and the process input/output device, the same as the common data memory. In a data transfer control method for a bus coupling system comprising a driver that stores contents and an address generator that generates addresses for controlling data transfer between the common data memories and between the common data memory and the driver, A data transfer request memory is provided in the common data memory and the driver for specifying an address for which a transfer request has been made among the common data, and the address generator reads the contents of the data transfer request memory and outputs the contents. 1. A data transfer control method for a bus coupled system, characterized in that an address signal corresponding to the address signal is generated, and the data transfer is performed in accordance with the address signal.