JP2569589B2 - カウンタ回路 - Google Patents
カウンタ回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/12—Output circuits with parallel read-out
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カウンタ回路に関し、特にカウンタ回路の
計数値を読み取るための信号を計数動作のタイミングに
かかわらず与えることのできるカウンタ回路に関する。
計数値を読み取るための信号を計数動作のタイミングに
かかわらず与えることのできるカウンタ回路に関する。
カウンタ回路はその計数値を増加させたり減少させた
りするのに一定の動作時間が必要である。この動作時間
中にカウンタ回路に読み出し信号が与えられると、読み
出された計数値は無意味な情報ということになる。一方
位置情報をカウンタ回路を用いて数値情報に変換して情
報処理装置に読み込む場合には、カウンタ回路の動作と
は無関係に数値情報を読み取る必要が生じる場合があ
る。
りするのに一定の動作時間が必要である。この動作時間
中にカウンタ回路に読み出し信号が与えられると、読み
出された計数値は無意味な情報ということになる。一方
位置情報をカウンタ回路を用いて数値情報に変換して情
報処理装置に読み込む場合には、カウンタ回路の動作と
は無関係に数値情報を読み取る必要が生じる場合があ
る。
例えばパーソナルコンピュータへのデータ入力手段と
して用いられる「マウス」やロボットのアームの位置検
出には、「マウス」や位置検出装置の移動量を検出する
カウンタ回路が用いられている。「マウス」や位置検出
装置が所定の位置に来た時、手動やCPUの制御等により
読み出し信号をカウンタ回路に与えている。カウンタの
動作と読み出し信号タイミングとは特別の関連がないの
で、カウンタ回路の動作中に読み出し信号が入ることが
ある、この場合には、カウンタ回路出力は動作前のビッ
トと動作後のビットが混在しており、無意味な情報とな
る。
して用いられる「マウス」やロボットのアームの位置検
出には、「マウス」や位置検出装置の移動量を検出する
カウンタ回路が用いられている。「マウス」や位置検出
装置が所定の位置に来た時、手動やCPUの制御等により
読み出し信号をカウンタ回路に与えている。カウンタの
動作と読み出し信号タイミングとは特別の関連がないの
で、カウンタ回路の動作中に読み出し信号が入ることが
ある、この場合には、カウンタ回路出力は動作前のビッ
トと動作後のビットが混在しており、無意味な情報とな
る。
このカウンタ回路動作と読み出し信号とを同期させる
ことも考えられるが、この場合には同期のためのクロッ
クとこのクロックにカウンタ動作および読み出し信号タ
イミングを同期させる回路とを新らたに必要となる。従
って、回路構成が複雑なものとなる。
ことも考えられるが、この場合には同期のためのクロッ
クとこのクロックにカウンタ動作および読み出し信号タ
イミングを同期させる回路とを新らたに必要となる。従
って、回路構成が複雑なものとなる。
次に図面を用いて、カウンタにより位置情報を検出す
るためのカウンタ回路についてさらに詳細に説明する。
位置情報検出のためのカウンタ回路は第８図に示すよう
にアップ・ダウンカウンタが用いられる。位置情報120
は第８図に示すように、インクリメンタル方式のロータ
リエンコーダ115と位相判別回路111によりアップカウン
トクロック117やダウンカウントクロック118に変換し、
これらのクロックのパルス数をアップダウンカウンタ11
2で計数することにより数値情報として計数することが
できる。すなわち位置情報が２次元であれば、この位置
信号をＸ軸,Y軸２方向に分割し、各軸における移動量と
移動方向とを各軸ごとに設けたインクリメンタル方式の
ロータリエンコーダ115によってコード化する。
るためのカウンタ回路についてさらに詳細に説明する。
位置情報検出のためのカウンタ回路は第８図に示すよう
にアップ・ダウンカウンタが用いられる。位置情報120
は第８図に示すように、インクリメンタル方式のロータ
リエンコーダ115と位相判別回路111によりアップカウン
トクロック117やダウンカウントクロック118に変換し、
これらのクロックのパルス数をアップダウンカウンタ11
2で計数することにより数値情報として計数することが
できる。すなわち位置情報が２次元であれば、この位置
信号をＸ軸,Y軸２方向に分割し、各軸における移動量と
移動方向とを各軸ごとに設けたインクリメンタル方式の
ロータリエンコーダ115によってコード化する。
このインクリメンタル方式のロータリエンコーダ115
は第２図に示すように回転軸201の回転量と回転方向と
を回転ディスク202に設けたスリット203を通る光で検出
し、この光を電気信号に変換し、90度位相の異なるA,B2
層のパルス信号として出力するものである。一方向に回
転したときは信号Ａが信号Ｂに対して90°位相が進み、
反対方向に回転したときは信号Ａが信号Ｂに対して90°
位相が遅れるようにスリット203を設けることにより、
回転方向はＡ相,B相の位相関係により検出することがで
きる。また回転量は信号Ａあるいは信号Ｂのパルスの数
を計数することにより検出できる。
は第２図に示すように回転軸201の回転量と回転方向と
を回転ディスク202に設けたスリット203を通る光で検出
し、この光を電気信号に変換し、90度位相の異なるA,B2
層のパルス信号として出力するものである。一方向に回
転したときは信号Ａが信号Ｂに対して90°位相が進み、
反対方向に回転したときは信号Ａが信号Ｂに対して90°
位相が遅れるようにスリット203を設けることにより、
回転方向はＡ相,B相の位相関係により検出することがで
きる。また回転量は信号Ａあるいは信号Ｂのパルスの数
を計数することにより検出できる。
次に第８図に示すように、このようなA,B2相のパルス
信号を位相判別回路111により、回転軸201が一方向に回
転するときはアップカウントクロック117に、反対方向
に回転するときはダウンカウントクロック118となるよ
うに変換する。このとき、アップカウントクロック117
及びダウンカウントクロック118のパルス数は信号Ａあ
るいは信号Ｂのパルスの数に比例するように変換され
る。従ってアップカウントクロック117及びダウンカウ
ントクロック118をアップダウンカウンタ112により計数
することにより一軸方向、例えばＸ軸方向の位置情報を
検出できる。同様にしてＹ軸方向の位置情報を検出する
ことにより２次元の位置情報を検出できる。
信号を位相判別回路111により、回転軸201が一方向に回
転するときはアップカウントクロック117に、反対方向
に回転するときはダウンカウントクロック118となるよ
うに変換する。このとき、アップカウントクロック117
及びダウンカウントクロック118のパルス数は信号Ａあ
るいは信号Ｂのパルスの数に比例するように変換され
る。従ってアップカウントクロック117及びダウンカウ
ントクロック118をアップダウンカウンタ112により計数
することにより一軸方向、例えばＸ軸方向の位置情報を
検出できる。同様にしてＹ軸方向の位置情報を検出する
ことにより２次元の位置情報を検出できる。
次に第８図に示すようにこのアップダウンカウンタ11
2の計数値119をプロセッサ130からの保持信号▲
▼によりラッチ回路113に保持し、この保持された信号1
10をプロセッサ130に読み込む。アップダウンカウンタ1
12はアップカウントクロック117あるいはダウンカウン
トクロック118からのクロック信号により動作するがこ
のクロック信号が入ってからアップダウンカウンタ112
の計数値119が変化し終るまでには一定の時間を要す
る。このアップカウントクロック117あるいはダウンカ
ウントクロック118のクロック信号はプロセッサ130のタ
イミング系列とは無関係な時間系列上で変化する情報を
変換して得られる信号だから、このクロック信号と保持
信号▲▼とは非同期である。従って、クロック信
号がアップダウンカウンタ112に入ってから、アップダ
ウンカウンタ112の計数値119が変化している時間内に保
持信号▲▼が入ってアップダウンカウンタ112の
計数値を保持すると、ラッチ回路113で保持される計数
値はクロック信号により変化する前の計数値なのか、変
化した後の計数値なのかが確定しなくなる。しかも、こ
の不確定性はビット毎にあらわれるので計数出力値は無
意味なものとなる。このため、アップダウンカウンタ11
2の計数値が変化した後にラッチ回路113が動作するよう
に保持信号▲▼をラッチ回路113に入れる必要が
ある。
2の計数値119をプロセッサ130からの保持信号▲
▼によりラッチ回路113に保持し、この保持された信号1
10をプロセッサ130に読み込む。アップダウンカウンタ1
12はアップカウントクロック117あるいはダウンカウン
トクロック118からのクロック信号により動作するがこ
のクロック信号が入ってからアップダウンカウンタ112
の計数値119が変化し終るまでには一定の時間を要す
る。このアップカウントクロック117あるいはダウンカ
ウントクロック118のクロック信号はプロセッサ130のタ
イミング系列とは無関係な時間系列上で変化する情報を
変換して得られる信号だから、このクロック信号と保持
信号▲▼とは非同期である。従って、クロック信
号がアップダウンカウンタ112に入ってから、アップダ
ウンカウンタ112の計数値119が変化している時間内に保
持信号▲▼が入ってアップダウンカウンタ112の
計数値を保持すると、ラッチ回路113で保持される計数
値はクロック信号により変化する前の計数値なのか、変
化した後の計数値なのかが確定しなくなる。しかも、こ
の不確定性はビット毎にあらわれるので計数出力値は無
意味なものとなる。このため、アップダウンカウンタ11
2の計数値が変化した後にラッチ回路113が動作するよう
に保持信号▲▼をラッチ回路113に入れる必要が
ある。
このような方法としては、ロータリエンコーダ115の
出力信号A,Bをプロセッサ130のタイミング系列と同期し
たサンプリングクロックによりサンプリングすることに
よりそれぞれ信号Ａ′,B′とし、この信号Ａ′,B′を位
相判別回路111等によりアップカウントクロック117ある
いはダウンカウントクロック118に変換してアップダウ
ンカウンタ112に入れることが考えられる。しかしなが
ら、この方法ではプロセッサ130と同期したクロックを
チップ内で発生させる必要があり、チップ内にクロック
を発生させるための回路やプロセッサ130のタイミング
と同期をとるための回路が必要となり、複雑な系とな
る。また、保持信号▲▼の入力タイミングもアッ
プダウンカウンタのカウントタイミングにより制限され
る。
出力信号A,Bをプロセッサ130のタイミング系列と同期し
たサンプリングクロックによりサンプリングすることに
よりそれぞれ信号Ａ′,B′とし、この信号Ａ′,B′を位
相判別回路111等によりアップカウントクロック117ある
いはダウンカウントクロック118に変換してアップダウ
ンカウンタ112に入れることが考えられる。しかしなが
ら、この方法ではプロセッサ130と同期したクロックを
チップ内で発生させる必要があり、チップ内にクロック
を発生させるための回路やプロセッサ130のタイミング
と同期をとるための回路が必要となり、複雑な系とな
る。また、保持信号▲▼の入力タイミングもアッ
プダウンカウンタのカウントタイミングにより制限され
る。
本発明の目的はカウンタの動作とは非同期で入力され
る読み出し信号に対しても正確な計数値の出力が可能な
カウンタ回路を提供することにある。
る読み出し信号に対しても正確な計数値の出力が可能な
カウンタ回路を提供することにある。
さらに本発明の他の目的は任意のタイミングでカウン
タ回路に与えられる読み出し信号に応じて、クロック信
号なしで、正確な計数値の出力を可能とするカウンタ回
路を提供することにある。
タ回路に与えられる読み出し信号に応じて、クロック信
号なしで、正確な計数値の出力を可能とするカウンタ回
路を提供することにある。
本発明によれば、入力パルス信号中のパルスの数を計
数するカウンタと、入力パルス信号及び入力パルス信号
とは非同期に発生される保持信号を受け保持指令信号を
発生するタイミング制御回路と、保持指令信号に対応し
てカウンタの計数値を保持し出力する出力手段とを備え
るカウンタ回路において、タイミング制御回路は、入力
パルス信号にパルスが現れる毎に当該パルスに応答して
カウンタが計数動作を開始し計数動作が終了して出力が
安定するまでに要する時間を含む期間第１の論理レベル
をとるパルス信号を発生する手段と、パルス信号が第１
の論理レベルをとっている期間に保持信号を受けたとき
はパルス信号が第２の論理レベルに変化した後に保持指
令信号を発生し、パルス信号が第２の論理レベルをとっ
ている期間に保持信号を受けたときは当該保持信号に同
期して保持指令信号を発生する手段とを有することを特
徴とするカウンタ回路が得られる。
数するカウンタと、入力パルス信号及び入力パルス信号
とは非同期に発生される保持信号を受け保持指令信号を
発生するタイミング制御回路と、保持指令信号に対応し
てカウンタの計数値を保持し出力する出力手段とを備え
るカウンタ回路において、タイミング制御回路は、入力
パルス信号にパルスが現れる毎に当該パルスに応答して
カウンタが計数動作を開始し計数動作が終了して出力が
安定するまでに要する時間を含む期間第１の論理レベル
をとるパルス信号を発生する手段と、パルス信号が第１
の論理レベルをとっている期間に保持信号を受けたとき
はパルス信号が第２の論理レベルに変化した後に保持指
令信号を発生し、パルス信号が第２の論理レベルをとっ
ている期間に保持信号を受けたときは当該保持信号に同
期して保持指令信号を発生する手段とを有することを特
徴とするカウンタ回路が得られる。
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例によるカウンタ回路のブロ
ック図である。パーソナルコンピュータ等へのデータ入
力手段として用いられる「マウス」等からの位置情報、
120を互いに90°位相の異なるA,B2相のパルス信号に変
換するインクリメンタル方式のロータリーエンコーダ11
5と、このA,B2相のパルス信号を第２図（ａ），（ｂ）
に示したロータリエンコーダ115の回転方向に応じてア
ップカウントクロック117あるいはダウンカウントクロ
ック118に変換する位相判別回路111と、これらのアップ
カウントクロック117あるいはダウンカウントクロック1
18をクロック信号として動作しこれらのクロックのパル
ス数を計数するアップダウンカウンタ112と，クロック
信号の到来より一定時間は、入力される保持信号▲
▼を保留するタイミング制御回路304と、タイミング
制御回路304から出力されるラッチ信号によりその時の
アップダウンカウンタ112の計数値を119を保持するラッ
チ回路113と、あるタイミングで保持信号を出力し、ラ
ッチ回路からの出力110を入力するプロセッサ130とを有
している。
ック図である。パーソナルコンピュータ等へのデータ入
力手段として用いられる「マウス」等からの位置情報、
120を互いに90°位相の異なるA,B2相のパルス信号に変
換するインクリメンタル方式のロータリーエンコーダ11
5と、このA,B2相のパルス信号を第２図（ａ），（ｂ）
に示したロータリエンコーダ115の回転方向に応じてア
ップカウントクロック117あるいはダウンカウントクロ
ック118に変換する位相判別回路111と、これらのアップ
カウントクロック117あるいはダウンカウントクロック1
18をクロック信号として動作しこれらのクロックのパル
ス数を計数するアップダウンカウンタ112と，クロック
信号の到来より一定時間は、入力される保持信号▲
▼を保留するタイミング制御回路304と、タイミング
制御回路304から出力されるラッチ信号によりその時の
アップダウンカウンタ112の計数値を119を保持するラッ
チ回路113と、あるタイミングで保持信号を出力し、ラ
ッチ回路からの出力110を入力するプロセッサ130とを有
している。
アップカウントクロック117やダウンカウントクロッ
ク118によりアップダウンカウンタ112が動作中には、プ
ロセッサ130からの保持信号▲▼をタイミング制
御回路304で保留し、アップダウンカウンタ112の計数値
119が変化してからこの保持信号▲▼がラッチ回
路113に入力され、変化した後のアップダウンカウンタ1
12の計数値119がラッチ回路により保持される。従って
カウンタを動作させるクロック信号117,118を発生させ
る位相判別回路111及びロータリエンコーダ115に入力さ
れる位置情報120と非同期に保持信号▲▼を入力
しても必ず変化した後のカウンタ112の計数値119がラッ
チ回路113で保持される。このようにして、プロセッサ1
30と非同期なタイミングで変化する位置情報120を正し
くプロセッサ130に読み込むことができる。
ク118によりアップダウンカウンタ112が動作中には、プ
ロセッサ130からの保持信号▲▼をタイミング制
御回路304で保留し、アップダウンカウンタ112の計数値
119が変化してからこの保持信号▲▼がラッチ回
路113に入力され、変化した後のアップダウンカウンタ1
12の計数値119がラッチ回路により保持される。従って
カウンタを動作させるクロック信号117,118を発生させ
る位相判別回路111及びロータリエンコーダ115に入力さ
れる位置情報120と非同期に保持信号▲▼を入力
しても必ず変化した後のカウンタ112の計数値119がラッ
チ回路113で保持される。このようにして、プロセッサ1
30と非同期なタイミングで変化する位置情報120を正し
くプロセッサ130に読み込むことができる。
第３図はタイミング制御回路304の好ましい実施例を
示した回路図であり、第４図はそのタイミングチャート
である。アップカウントクロック117とダウンカウント
クロック118とをNANDゲート413に加える。アップカウン
トクロック117及びダウンカウントクロック118は負パル
スだから、このNANDゲート413はORゲートとして動作す
る。従ってアップカウントクロック117あるいはダウン
カウントクロック118のいずれかに負パルスが印加され
れば正パルスが出力される。
示した回路図であり、第４図はそのタイミングチャート
である。アップカウントクロック117とダウンカウント
クロック118とをNANDゲート413に加える。アップカウン
トクロック117及びダウンカウントクロック118は負パル
スだから、このNANDゲート413はORゲートとして動作す
る。従ってアップカウントクロック117あるいはダウン
カウントクロック118のいずれかに負パルスが印加され
れば正パルスが出力される。
この出力のパルス幅をパルス幅拡張回路411によりア
ップカウントクロック117あるいはダウンカウントクロ
ック118のクロック信号によりアップダウンカウンタ112
の計数値が変化している時間よりも長い幅に拡張する。
このパルス幅拡張回路411としては例えば、この第３図
に示したように、NANDゲート413の出力を遅延さす２個
のインバータ416,417と、このインバータ417の出力とNA
NDゲート413の出力が加えられるORゲート418とから構成
される。ここに用いられる遅延回路の遅延時間を調整す
ることによりパルス幅を調整することができる。アップ
ダウンカウンタ112は、クロック信号の立ち上りで動作
するが、このカウンタ112の各ビットがクロック信号の
立ち上りから変化し終るまでは通常数〜10nsec、またビ
ット間のばらつきは通常数nsec、また位相判別回路の出
力であるクロック117,118のパルス幅のばらつきも数nse
cでありさらに製造上のばらつきを考慮するとこのパル
ス幅は20〜50nsecに設定される。しかしながら、アップ
カウントクロック117あるいはダウンカウントクロック1
18のクロック幅が十分大きい場合はこのパルス幅拡張回
路411は使用する必要はない。さらにタイミング制御回
路304に入る前のクロック信号のパルス幅を拡張しても
同様の効果が得られる。
ップカウントクロック117あるいはダウンカウントクロ
ック118のクロック信号によりアップダウンカウンタ112
の計数値が変化している時間よりも長い幅に拡張する。
このパルス幅拡張回路411としては例えば、この第３図
に示したように、NANDゲート413の出力を遅延さす２個
のインバータ416,417と、このインバータ417の出力とNA
NDゲート413の出力が加えられるORゲート418とから構成
される。ここに用いられる遅延回路の遅延時間を調整す
ることによりパルス幅を調整することができる。アップ
ダウンカウンタ112は、クロック信号の立ち上りで動作
するが、このカウンタ112の各ビットがクロック信号の
立ち上りから変化し終るまでは通常数〜10nsec、またビ
ット間のばらつきは通常数nsec、また位相判別回路の出
力であるクロック117,118のパルス幅のばらつきも数nse
cでありさらに製造上のばらつきを考慮するとこのパル
ス幅は20〜50nsecに設定される。しかしながら、アップ
カウントクロック117あるいはダウンカウントクロック1
18のクロック幅が十分大きい場合はこのパルス幅拡張回
路411は使用する必要はない。さらにタイミング制御回
路304に入る前のクロック信号のパルス幅を拡張しても
同様の効果が得られる。
次にアップダウンカウンタ112の動作のタイミングに
合わせるためにこのパルス幅拡張回路411の出力パルス
を遅延回路412に加える。この時の遅延時間は例えば10
〜20nsecに設定される。この遅延回路412は例えば２個
のインバータ419,420により構成される。この遅延回路4
12の出力をNANDゲート414,415を交差接続したフリップ
フロップの一方の入力端に加え、他方の入力端には保持
信号▲▼をインバータ416を介して加える。遅延
回路412の出力が「ハイ」レベルの状態にあるときは、
保持信号▲▼が「ロー」に変化しても、このタイ
ミング制御回路304の出力は「ハイ」の状態を保ってい
る。このとき、遅延回路412の出力が「ロー」に変化す
ると、タイミング制御回路304の出力が「ロー」に変化
し、ラッチ回路113にアップダウンカウンタ112の計数値
119を保持する。
合わせるためにこのパルス幅拡張回路411の出力パルス
を遅延回路412に加える。この時の遅延時間は例えば10
〜20nsecに設定される。この遅延回路412は例えば２個
のインバータ419,420により構成される。この遅延回路4
12の出力をNANDゲート414,415を交差接続したフリップ
フロップの一方の入力端に加え、他方の入力端には保持
信号▲▼をインバータ416を介して加える。遅延
回路412の出力が「ハイ」レベルの状態にあるときは、
保持信号▲▼が「ロー」に変化しても、このタイ
ミング制御回路304の出力は「ハイ」の状態を保ってい
る。このとき、遅延回路412の出力が「ロー」に変化す
ると、タイミング制御回路304の出力が「ロー」に変化
し、ラッチ回路113にアップダウンカウンタ112の計数値
119を保持する。
第５図は位相判別回路111の好ましい実施例を示した
回路図であり、第７図はそのタイミングチャートであ
る。入力端子601,602に90°位相の異なるA,B2相の信号
をそれぞれ入力する。このＡ信号とＢ信号はそれぞれ遅
延回路603,604で所定時間遅延される。この遅延された
時間で出力端子117,118に得られる出力パルス信号のパ
ルス幅が決定される。排他的論理和回路605,606で入力
端子601のＡ信号と遅延回路604の出力信号との排他的論
理和および入力端子602のＢ信号と遅延回路603の出力信
号との排他的論理和がそれぞれとられる。任意の時点で
の入力端子601及び602での信号をそれぞれAq,Bq,遅延回
路603及び604を経由した信号をそれぞれAp,Bp,すると排
他的論理和回路605により信号Aqと信号Bpとの排他的論
理和信号AqBpが、また排他的論理和回路606により信
号ApとBqとの排他的論理和信号ApBqが各々生成され
る。各排他的論理和回路605,606の出力はインバータ60
7,608でそれぞれ反転され、排他的論理回路605の出力と
インバータ608の出力のNANDがとられ、排他的論理和回
路606の出力とインバータ607の出力のNANDがとられる。
この結果、NAND回路609の出力に の出力信号が得られ、NAND回路610の出力に の出力信号が得られる。このようにして入力信号A,Bの
位相差に応じて、出力端子117あるいは出力端子118のい
ずれかに負パルス発生する。
回路図であり、第７図はそのタイミングチャートであ
る。入力端子601,602に90°位相の異なるA,B2相の信号
をそれぞれ入力する。このＡ信号とＢ信号はそれぞれ遅
延回路603,604で所定時間遅延される。この遅延された
時間で出力端子117,118に得られる出力パルス信号のパ
ルス幅が決定される。排他的論理和回路605,606で入力
端子601のＡ信号と遅延回路604の出力信号との排他的論
理和および入力端子602のＢ信号と遅延回路603の出力信
号との排他的論理和がそれぞれとられる。任意の時点で
の入力端子601及び602での信号をそれぞれAq,Bq,遅延回
路603及び604を経由した信号をそれぞれAp,Bp,すると排
他的論理和回路605により信号Aqと信号Bpとの排他的論
理和信号AqBpが、また排他的論理和回路606により信
号ApとBqとの排他的論理和信号ApBqが各々生成され
る。各排他的論理和回路605,606の出力はインバータ60
7,608でそれぞれ反転され、排他的論理回路605の出力と
インバータ608の出力のNANDがとられ、排他的論理和回
路606の出力とインバータ607の出力のNANDがとられる。
この結果、NAND回路609の出力に の出力信号が得られ、NAND回路610の出力に の出力信号が得られる。このようにして入力信号A,Bの
位相差に応じて、出力端子117あるいは出力端子118のい
ずれかに負パルス発生する。
第７図はアップダウンカウンタ112の好ましい実施例
を示した回路図である。各Ｊ−Ｋフリップフロップ（FF
1,FF2,FF3,FF4）のＱ端子出力とアップカウントクロッ
ク117とのANDをとってＪ−Ｋフリップフロップのクロッ
ク入力Cpに接続することで同期式アップカウンタを構成
し、各Ｊ−Ｋフリップフロップの端子出力とダウンカ
ウントクロック118とのANDをとって、Ｊ−Ｋフリップフ
ロップのクロック入力Cpに接続することによって同期式
ダウンカウンタを構成する。このような構成とすること
によってアップカウントクロック117またはダウンカウ
ントクロック118自身で計数方向を制御できる。
を示した回路図である。各Ｊ−Ｋフリップフロップ（FF
1,FF2,FF3,FF4）のＱ端子出力とアップカウントクロッ
ク117とのANDをとってＪ−Ｋフリップフロップのクロッ
ク入力Cpに接続することで同期式アップカウンタを構成
し、各Ｊ−Ｋフリップフロップの端子出力とダウンカ
ウントクロック118とのANDをとって、Ｊ−Ｋフリップフ
ロップのクロック入力Cpに接続することによって同期式
ダウンカウンタを構成する。このような構成とすること
によってアップカウントクロック117またはダウンカウ
ントクロック118自身で計数方向を制御できる。
以上に本発明の好ましい実施例を説明したが、本発明
はかかる実施例に限られないことは明らかである。たと
えば、ラッチ回路はタイミング制御回路の出力でオン・
オフが制御されるスイッチであっても良く、また、タイ
ミング制御回路の出力でアップダウンカウンターの出力
を並列に入力し、出力を直列に取り出すシフトレジスタ
であっても良い。要するに、アップダウンカウンターの
出力を入力するタイミングが制御できるものであれば良
い。
はかかる実施例に限られないことは明らかである。たと
えば、ラッチ回路はタイミング制御回路の出力でオン・
オフが制御されるスイッチであっても良く、また、タイ
ミング制御回路の出力でアップダウンカウンターの出力
を並列に入力し、出力を直列に取り出すシフトレジスタ
であっても良い。要するに、アップダウンカウンターの
出力を入力するタイミングが制御できるものであれば良
い。
〔発明の効果〕 本発明のカウンタ回路は読み出し信号の入力があって
も、カウンタに入力信号が与えられた後カウンタの動作
に必要な一定の時間は出力手段がカウンタの出力を入力
しないようにしているので、常に計数値の変化が終了し
た後のカウンタ出力が出力手段に加えられて出力され
る。また、カウンタへの入力信号やカウンタの動作と読
み出し信号とを同期させるためのクロックを必要としな
いから簡単な回路構成となる。
も、カウンタに入力信号が与えられた後カウンタの動作
に必要な一定の時間は出力手段がカウンタの出力を入力
しないようにしているので、常に計数値の変化が終了し
た後のカウンタ出力が出力手段に加えられて出力され
る。また、カウンタへの入力信号やカウンタの動作と読
み出し信号とを同期させるためのクロックを必要としな
いから簡単な回路構成となる。
第１図は本発明の一実施例によるカウンタ回路のブロッ
ク図、第２図（ａ）はロータリエンコーダの斜視図、第
２図（ｂ）はロータリエンコーダの出力波形図、第３図
は本発明の一実施例に用いるタイミング制御回路の一例
を示す回路図、第４図は第３図に示したタイミング制御
回路のタイミングチャート、第５図は本発明の一実施例
に用いる位相判別回路の一例を示す回路図、第６図は第
５図に示した位相判別回路のタイミングチャート、第７
図は本発明の一実施例に用いるアップダウンカウンタの
一例を示す回路図、第８図は本発明を説明するためのカ
ウンタ回路のブロック図である。 110……出力、111……位相判別回路、112……アップダ
ウンカウンタ、113……ラッチ回路、115……ロータリエ
ンコーダ、117……アップカウントクロック、118……ダ
ウンカウントクロック、119……計数値、130……プロセ
ッサ、201……回路軸、202……回転ディスク、203……
スリット、304……タイミング制御回路、441……パルス
幅拡張回路、412……遅延回路。
ク図、第２図（ａ）はロータリエンコーダの斜視図、第
２図（ｂ）はロータリエンコーダの出力波形図、第３図
は本発明の一実施例に用いるタイミング制御回路の一例
を示す回路図、第４図は第３図に示したタイミング制御
回路のタイミングチャート、第５図は本発明の一実施例
に用いる位相判別回路の一例を示す回路図、第６図は第
５図に示した位相判別回路のタイミングチャート、第７
図は本発明の一実施例に用いるアップダウンカウンタの
一例を示す回路図、第８図は本発明を説明するためのカ
ウンタ回路のブロック図である。 110……出力、111……位相判別回路、112……アップダ
ウンカウンタ、113……ラッチ回路、115……ロータリエ
ンコーダ、117……アップカウントクロック、118……ダ
ウンカウントクロック、119……計数値、130……プロセ
ッサ、201……回路軸、202……回転ディスク、203……
スリット、304……タイミング制御回路、441……パルス
幅拡張回路、412……遅延回路。
Claims (1)
- 【請求項１】入力パルス信号中のパルスの数を計数する
カウンタと、前記入力パルス信号及び前記入力パルス信
号とは非同期に発生される保持信号を受け保持指令信号
を発生するタイミング制御回路と、前記保持指令信号に
対応して前記カウンタの計数値を保持し出力する出力手
段とを備えるカウンタ回路において、 前記タイミング制御回路は、前記入力パルス信号にパル
スが現れる毎に当該パルスに応答して前記カウンタが計
数動作を開始し計数動作が終了して出力が安定するまで
に要する時間を含む期間第１の論理レベルをとるパルス
信号を発生する手段と、前記パルス信号が前記第１の論
理レベルをとっている期間に前記保持信号を受けたとき
は前記パルス信号が第２の論理レベルに変化した後に前
記保持指令信号を発生し、前記パルス信号が前記第２の
論理レベルをとっている期間に前記保持信号を受けたと
きは当該保持信号に同期して前記保持指令信号を発生す
る手段とを有することを特徴とするカウンタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20300386 | 1986-08-28 | ||
| JP61-203003 | 1986-08-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63190425A JPS63190425A (ja) | 1988-08-08 |
| JP2569589B2 true JP2569589B2 (ja) | 1997-01-08 |
Family
ID=16466720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62215616A Expired - Fee Related JP2569589B2 (ja) | 1986-08-28 | 1987-08-28 | カウンタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4881248A (ja) |
| JP (1) | JP2569589B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3815534A1 (de) * | 1988-05-06 | 1989-11-16 | Heidelberger Druckmasch Ag | System zur erfassung der position von beweglichen maschinenteilen |
| JPH02150717A (ja) * | 1988-12-01 | 1990-06-11 | Tamagawa Seiki Co Ltd | 精密位置検出装置 |
| JP2570847B2 (ja) * | 1989-02-08 | 1997-01-16 | 日本電気株式会社 | データ転送方式 |
| JPH03109818A (ja) * | 1989-09-25 | 1991-05-09 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル位相比較器 |
| JPH0461420A (ja) * | 1990-06-28 | 1992-02-27 | Canon Inc | データ検出装置 |
| JP2549751B2 (ja) * | 1990-06-28 | 1996-10-30 | 株式会社東芝 | パルス位置計測型計器駆動回路 |
| JP2714651B2 (ja) * | 1990-06-29 | 1998-02-16 | 富士通株式会社 | カウンタ回路 |
| US5079549A (en) * | 1990-08-24 | 1992-01-07 | Dynamics Research Corporation | Digital resolver with a synchronous multiple count generation |
| KR930003458B1 (ko) * | 1990-10-12 | 1993-04-29 | 삼성전자 주식회사 | 로보트의 절대위치 제어를 위한 카운터회로 |
| IT1254378B (it) * | 1991-06-04 | 1995-09-14 | Langston Corp | Apparecchio e procedimento per il conteggio di articoli convogliati attraverso una macchina di trattamento. |
| US5257299A (en) * | 1991-06-04 | 1993-10-26 | The Langston Corporation | Method and system for counting irregularly shaped moving articles |
| US5170416A (en) * | 1991-06-17 | 1992-12-08 | Tektronix, Inc. | Encoder duty-cycle error correction |
| KR930011439A (ko) * | 1991-11-18 | 1993-06-24 | 강진구 | 인코더 펄스의 1/n 분주회로 |
| US5367699A (en) * | 1991-11-26 | 1994-11-22 | Bull Hn Information Systems Inc. | Central processing unit incorporation selectable, precisa ratio, speed of execution derating |
| GB2271232B (en) * | 1992-10-03 | 1997-05-07 | Motorola Inc | Pulse generation/sensing arrangement for use in a microprocessor system |
| US5349620A (en) * | 1993-01-12 | 1994-09-20 | Unisys Corporation | Timer access control apparatus |
| JP3566302B2 (ja) * | 1995-10-11 | 2004-09-15 | 日本信号株式会社 | 計数装置及び計数装置を用いた回転停止検出装置 |
| TWI220129B (en) * | 2003-12-12 | 2004-08-11 | Benq Corp | Correction device, correction method and inkjet printer with correction device |
| ATE522787T1 (de) | 2003-12-24 | 2011-09-15 | Walter Mehnert | Positionsdetektor |
| JP4573567B2 (ja) * | 2004-04-27 | 2010-11-04 | 大日本スクリーン製造株式会社 | 画像記録装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143939B2 (ja) * | 1972-03-03 | 1976-11-25 | ||
| GB1436979A (en) * | 1974-06-14 | 1976-05-26 | Integrated Photomatrix Ltd | Output circuitry for a digital instrument |
| US4528682A (en) * | 1980-03-14 | 1985-07-09 | Mutoh Industry Ltd. | Digital measuring instruments |
| US4339011A (en) * | 1980-11-24 | 1982-07-13 | General Electric Company | Non-deflection pressure switch apparatus |
| JPS58172031A (ja) * | 1982-04-01 | 1983-10-08 | Sony Corp | アツプダウンカウンタ制御回路 |
| JPS6020114A (ja) * | 1983-07-14 | 1985-02-01 | Mitsutoyo Mfg Co Ltd | 測長器の表示装置 |
| US4519091A (en) * | 1983-08-03 | 1985-05-21 | Hewlett-Packard Company | Data capture in an uninterrupted counter |
| JPS62173819A (ja) * | 1986-01-27 | 1987-07-30 | Advantest Corp | 計数回路 |
-
1987
- 1987-08-28 JP JP62215616A patent/JP2569589B2/ja not_active Expired - Fee Related
- 1987-08-28 US US07/092,050 patent/US4881248A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63190425A (ja) | 1988-08-08 |
| US4881248A (en) | 1989-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |