JP2569048B2 - Method for manufacturing semiconductor memory - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、DRAM（Dynamic Random Access Memory）の
製造方法に関わり、大きな容量を有するメモリセルを具
備する半導体メモリの製造方法に関する。The present invention relates to a method for manufacturing a DRAM (Dynamic Random Access Memory), and more particularly to a method for manufacturing a semiconductor memory having a memory cell having a large capacity.
DRAMは３年で４倍という集積度の向上を実現し、既に
256Kから1Mへと移行している。この高集積化は、いわゆ
るスケーリング則とよばれる素子寸法の微細化によつて
達成されてきた。しかし、微細化に伴う蓄積容量の減少
のために、S/N比の低下やα線による信号反転（いわゆ
るソフトエラー）等の弊害が顕在化し、信頼性の上で大
きな問題となつている。DRAM has achieved a fourfold increase in integration over three years,
It has shifted from 256K to 1M. This high integration has been achieved by the miniaturization of element dimensions called the so-called scaling law. However, due to the decrease in storage capacitance due to miniaturization, adverse effects such as a decrease in S / N ratio and signal inversion (so-called soft error) due to α-rays have become apparent, and have become a serious problem in reliability.
このため、蓄積容量を増加させる目的で、容量部を積
み上げ方式にした積み上げ型キヤパシタセル（スタツク
ド・キヤパシタセル）などが従来の平面型キヤパシタに
代わるものとして期待されるようになつてきた。なお、
この種の装置として関連するものとしては、例えば、Ko
yanagi,Sunami,HashimotoおよびAshikawaらによつて
“ノベル ハイデンシテイ，スタツクド キヤパシタ
モス ラム（Novel highdensity,Stacked Capacitor MO
S RAM）”としてアイ・イー・イー・イー・インターナ
シヨナル・エレクトロン・デイバイシイス・ミーテイン
グ（IEEE Int・Electron Devices Meeting）のpp348〜p
351（1978）において論じられている。For this reason, in order to increase the storage capacity, a stacked capacitor (stacked capacitor cell) having a stacked capacitor section has been expected as an alternative to the conventional flat type capacitor. In addition,
Related to this type of device are, for example, Ko
"Novel High Density, Stacked Capashita," by yanagi, Sunami, Hashimoto and Ashikawa.
Mosram (Novel highdensity, Stacked Capacitor MO
SRAM) ”pp348-p of the IEEE International Electron Devices Meeting (IEEE Int Electron Devices Meeting)
351 (1978).
第２図は、従来の積み上げ型キヤパシタを有するDRAM
の断面図を示した。図中、（24）がワード線、（29）が
ビツト線である。ところでDRAMの電荷蓄積キヤパシタ
は、図中の多結晶シリコン（26）および（28）で形成さ
れているが、下部電極（26）はその表面しか利用してい
ない。FIG. 2 shows a conventional DRAM having a stacked capacitor.
A cross-sectional view of FIG. In the figure, (24) is a word line, and (29) is a bit line. By the way, the charge storage capacitor of the DRAM is formed of polycrystalline silicon (26) and (28) in the figure, but the lower electrode (26) uses only its surface.
上記従来技術では、電荷蓄積キヤパシタの平面部しか
利用しておらず、特に微細化したセルにおいては必ずし
も十分な容量が得られているわけではなかつた。In the above prior art, only the planar portion of the charge storage capacitor is used, and a sufficient capacity is not necessarily obtained particularly in a miniaturized cell.
本発明の目的は、従来の積み上げ型DRAMセルと面積的
には等しいながら、従来のものよりはるかに大きな蓄積
容量を確保できる半導体メモリの製造方法を提供するこ
とにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor memory capable of securing a much larger storage capacity than a conventional stacked DRAM cell while having the same area as a conventional stacked DRAM cell.
上記目的は、本発明の代表的な実施例によれば、MOS
トランジスタ（304,306）とキャパシタ（309,311,313）
を有するメモリセルを具備してなる半導体メモリの製造
方法において、 上記MOSトランジスタ（304,306）のゲート電極（30
4）、該ゲート電極（304）を覆う第１の絶縁膜（305）
及び該ゲート電極（304）を挾むように位置したソース
領域及びドレイン領域（306）を形成する第１の工程
と、 その後、上記MOSトランジスタ（304,306）の上記ゲー
ト電極（304）及び上記ソース領域（306）又は上記ドレ
イン領域（306）の上に第２の絶縁膜（307）を形成する
第２の工程と、 その後、上記第２の絶縁膜（307）の上に上記第２の
絶縁膜（307）とは異なる材料の第３の絶縁膜（308）を
形成する第３の工程と、 その後、上記第３の絶縁膜（308）の上に第１の導電
膜（309）を形成する第４の工程と、 その後、上記第１の導電膜（309）の上に上記第３の
絶縁膜（308）とは異なる材料の第４の絶縁膜（310）を
形成する第５の工程と、 その後、上記ソース領域（306）又は上記ドレイン領
域（306）の上の上記第４の絶縁膜（310）、上記第１の
導電膜（309）、上記第３の絶縁膜（308）及び上記第２
の絶縁膜（307）をエッチング除去して開口部を形成す
る第６の工程と、 その後、上記開口部を介して上記MOSトランジスタの
上記ソース領域（306）又は上記ドレイン領域（306）及
び上記第１の導電膜（309）に電気的に接続されるとと
もに上記第４の絶縁膜（310）の上に延在する第２の導
電膜（311）を形成する第７の工程と、 その後、上記開口部内の上記第２の導電膜（311）を
残存させるとともに所望の形状に上記第２の導電膜（31
1）、上記第４の絶縁膜（310）及び上記第１の導電膜
（309）をエッチングする第８の工程と、 その後、上記第２の導電膜（311）と上記第１の導電
膜（309）との間の上記第４の絶縁膜（310）をエッチン
グ除去する第９の工程と、 その後、上記第２の導電膜（311）及び上記第１の導
電膜（309）の表面に第５の絶縁膜を形成する第10の工
程と、 その後、上記第２の導電膜（311）の上部及び上記第
２の導電膜（311）と上記第１の導電膜（309）との間に
第３の導電膜（313）を形成する第11の工程とを具備す
ることにより達成される（第３図参照）。The above object is achieved, according to a representative embodiment of the present invention, by a MOS
Transistor (304,306) and capacitor (309,311,313)
A method of manufacturing a semiconductor memory comprising a memory cell having a gate electrode (30) of the MOS transistor (304, 306).
4), a first insulating film (305) covering the gate electrode (304)
And a first step of forming a source region and a drain region (306) sandwiching the gate electrode (304), and thereafter, the gate electrode (304) and the source region (306) of the MOS transistor (304, 306). Or a second step of forming a second insulating film (307) on the drain region (306), and thereafter, forming a second insulating film (307) on the second insulating film (307). And a fourth step of forming a first conductive film (309) on the third insulating film (308). A fifth step of forming a fourth insulating film (310) of a material different from that of the third insulating film (308) on the first conductive film (309); The fourth insulating film (310) on the source region (306) or the drain region (306), the first conductive film 309), said third insulating film (308) and the second
A sixth step of forming an opening by removing the insulating film (307) by etching, and thereafter, the source region (306) or the drain region (306) of the MOS transistor and the second region through the opening. A seventh step of forming a second conductive film (311) electrically connected to the first conductive film (309) and extending on the fourth insulating film (310); The second conductive film (311) in the opening is left and the second conductive film (311) is formed in a desired shape.
1), an eighth step of etching the fourth insulating film (310) and the first conductive film (309), and thereafter, the second conductive film (311) and the first conductive film (309). A ninth step of etching and removing the fourth insulating film (310) between the second conductive film (311) and the first conductive film (309). A tenth step of forming an insulating film of No. 5; And an eleventh step of forming the third conductive film (313) (see FIG. 3).
蓄積電極を形成する第２の導電膜（311）には、その
上部と下部の面にキャパシタが形成されるため、大きな
容量を得ることができる。Since the capacitors are formed on the upper and lower surfaces of the second conductive film (311) forming the storage electrode, a large capacitance can be obtained.
また、第３の絶縁膜（308）と第４の絶縁膜（310）と
は異なる材料であるため、第９の工程において、第３の
絶縁膜（308）がエッチングストッパーとなる。Further, since the third insulating film (308) and the fourth insulating film (310) are made of different materials, in the ninth step, the third insulating film (308) becomes an etching stopper.
なお、導電膜の上部と下部の面にキャパシタを形成す
る技術として特開昭59-231851号公報に記載されたもの
があるが、もし該公報と同じ製法を用いたならば、すな
わち、もし蓄積電極を形成する第１の導電膜（309）と
第２の導電膜（311）の間にプレート電極となる第３の
導電膜（313）を予め形成していたならば、第６の工程
で開口部に第３導電膜が露出して第２の導電膜（311）
と接触する恐れがある。しかし、本願発明ではそのよう
な問題はない。As a technique for forming a capacitor on the upper and lower surfaces of the conductive film, there is a technique described in Japanese Patent Application Laid-Open No. 59-231851, but if the same manufacturing method as in the publication is used, If a third conductive film (313) serving as a plate electrode has been previously formed between the first conductive film (309) and the second conductive film (311) for forming electrodes, the sixth step The third conductive film is exposed in the opening and the second conductive film (311)
There is a risk of contact with. However, there is no such problem in the present invention.
以下、第１図に示した本発明の一実施例を第３図を用
いて説明する。なお、説明を簡潔にするためDRAMのスイ
ツチングトランジスタであるMOSFET（Metal Oxide Semi
conductor Field Effect Transistor）は従来の方法に
よつて作成されているものとし、電荷蓄積用キヤパシタ
部の製造方法のみを詳述する。Hereinafter, one embodiment of the present invention shown in FIG. 1 will be described with reference to FIG. Note that for simplicity of description, a MOSFET (Metal Oxide Semi
Conductor Field Effect Transistor) is created by a conventional method, and only a method of manufacturing a charge storage capacitor portion will be described in detail.
まず、第３図（ａ）に示したように、公知の方法を用
いてMOSFETを作成した。ここで、（301）は半導体基
板、（302）は素子間分離用酸化シリコン膜、（303）は
ゲート酸化シリコン膜、（304）はゲート電極、（305）
は層間絶縁用酸化シリコン膜、（306）は高濃度不純物
拡散層である。First, as shown in FIG. 3A, a MOSFET was formed using a known method. Here, (301) is a semiconductor substrate, (302) is a silicon oxide film for element isolation, (303) is a gate silicon oxide film, (304) is a gate electrode, and (305).
Is a silicon oxide film for interlayer insulation, and (306) is a high concentration impurity diffusion layer.
次に、第３図（ｂ）のように、全面に公知の方法によ
り、酸化シリコン膜（307）、および窒化シリコン膜（3
08）、および多結晶シリコン（309）、および酸化シリ
コン膜（310）を連続的に堆積した。Next, as shown in FIG. 3B, a silicon oxide film (307) and a silicon nitride film (3
08), and polycrystalline silicon (309), and a silicon oxide film (310) were successively deposited.
次に、第３図（ｃ）のように、公知のホトリソグラフ
イ技術およびドライ加工技術を用い、高濃度不純物拡散
層（306）上の酸化シリコン膜（310）、多結晶シリコン
（309）、窒化シリコン膜（308）、酸化シリコン膜（30
7）の一部を順次除去し、高濃度不純物拡散層（306）の
一部を露出させた。この状態で、再度多結晶シリコン
（311）を堆積させ、高濃度不純物拡散層（306）と導通
させた。この導通が良好なオーミツク接触となるため
に、高濃度不純物拡散層（306）および多結晶シリコン
（309），（311）の導電型は一致させてある。Next, as shown in FIG. 3C, the silicon oxide film (310) on the high-concentration impurity diffusion layer (306), the polycrystalline silicon (309), Silicon nitride film (308), silicon oxide film (30
Part of 7) was sequentially removed to expose a part of the high-concentration impurity diffusion layer (306). In this state, polycrystalline silicon (311) was deposited again, and made conductive with the high-concentration impurity diffusion layer (306). In order for this conduction to be a good ohmic contact, the conductivity types of the high concentration impurity diffusion layer (306) and the polycrystalline silicon (309), (311) are matched.
次に、第３図（ｄ）のように、電荷蓄積キヤパシタの
一方の電極を形成するために、公知のホトリソグラフイ
技術およびドライ加工技術によつて、多結晶シリコン
（311）、酸化シリコン膜（310）、多結晶シリコン（30
9）の一部を順次除去した。Next, as shown in FIG. 3 (d), in order to form one electrode of the charge storage capacitor, polycrystalline silicon (311) and a silicon oxide film are formed by known photolithography and dry processing techniques. (310), polycrystalline silicon (30
Part of 9) was sequentially removed.
次に、第３図（ｅ）のように、弗酸水溶液を用いたウ
エツトエツチングにより酸化シリコン膜（310）を除去
した。この時、下地には窒化シリコン膜（308）がある
ため、電荷蓄積キヤパシタ電極の下部にあるMOSFETに
は、加工上の影響は何ら与えていない。Next, as shown in FIG. 3E, the silicon oxide film (310) was removed by wet etching using a hydrofluoric acid aqueous solution. At this time, since the underlying layer has the silicon nitride film (308), the MOSFET below the charge storage capacitor electrode has no influence on the processing.
この弗酸水溶液によるウエツトエツチングにより多結
晶シリコン電極は、櫛の歯の形になつた。The wet etching with the hydrofluoric acid solution turned the polycrystalline silicon electrode into a comb-teeth shape.
次に、第３図（ｆ）のように、キヤパシタ絶縁膜（31
2）を形成後、多結晶シリコン（313）を堆積し、公知の
ホトリソグラフイ技術およびドライ加工技術により上部
電極（プレート電極）を形成した。今回キヤパシタ絶縁
膜（312）として、よく知られた熱酸化シリコン膜を用
いたが、誘電率の大きい窒化シリコン膜または酸化タン
タル膜（Ta2O5）、あるいはこれらの複合膜を用いても
良い。なお前述のように多結晶シリコン（309），（31
1）で形成された下部電極が櫛の歯の形になつており、
キヤパシタ絶縁膜（312）は多結晶シリコン（311）の下
部（裏面）にも形成されている。最後に層間絶縁膜とし
て酸化シリコン膜（314）を堆積し、ビツト線コンタク
ト部の加工を行ないアルミニウム（315）を堆積した。Next, as shown in FIG. 3 (f), the capacitor insulating film (31)
After forming 2), polycrystalline silicon (313) was deposited, and an upper electrode (plate electrode) was formed by known photolithography and dry processing techniques. This time, a well-known thermal silicon oxide film was used as the capacitor insulating film (312). However, a silicon nitride film or a tantalum oxide film (Ta 2 O 5 ) having a large dielectric constant, or a composite film thereof may be used. . As described above, polycrystalline silicon (309), (31
The lower electrode formed in 1) is in the shape of a comb tooth,
The capacitor insulating film (312) is also formed on the lower portion (back surface) of the polycrystalline silicon (311). Finally, a silicon oxide film (314) was deposited as an interlayer insulating film, and a bit line contact portion was processed to deposit aluminum (315).
次に、第４図に示した本発明の一実施例を第５図を用
いて説明する。なお、説明を簡潔にするためにDRAMのス
イツチングトランジスタであるMOSFET（Metal Oxide Se
miconductor Field Effect Transistor）は、従来の方
法によつて作成されているものとし、電荷蓄積用キヤパ
シタ部の製造方法のみを詳述する。Next, an embodiment of the present invention shown in FIG. 4 will be described with reference to FIG. For simplicity of description, a MOSFET (Metal Oxide Se
The semiconductor field effect transistor) is created by a conventional method, and only the method of manufacturing the charge storage capacitor portion will be described in detail.
まず、第５図（ａ）に示したように、従来の方法を用
いてMOSFETを作成した。ここで、（301）は半導体基
板、（302）は素子間分離用酸化シリコン膜、（303）は
ゲート酸化シリコン膜、（304）はゲート電極、（305）
は層間絶縁用酸化シリコン膜、（306）は高濃度不純物
拡散層である。First, as shown in FIG. 5A, a MOSFET was formed using a conventional method. Here, (301) is a semiconductor substrate, (302) is a silicon oxide film for element isolation, (303) is a gate silicon oxide film, (304) is a gate electrode, and (305).
Is a silicon oxide film for interlayer insulation, and (306) is a high concentration impurity diffusion layer.
次に、第５図（ｂ）のように、全面に公知の方法によ
り、酸化シリコン膜（307）、および窒化シリコン膜（3
08）を連続的に堆積した。Next, as shown in FIG. 5B, a silicon oxide film (307) and a silicon nitride film (3
08) was deposited continuously.
次に、第５図（ｃ）のように公知のホトリソグラフイ
技術およびドライ加工技術を用い、高濃度不純物拡散層
（306）上の窒化シリコン膜（308）、酸化シリコン膜
（307）の一部を順次除去し、高濃度不純物層（306）の
一部を露出させた。なお（309）は上記ドライ加工のマ
スクとして使用した、ホトレジストである。Next, as shown in FIG. 5 (c), one of the silicon nitride film (308) and the silicon oxide film (307) on the high-concentration impurity diffusion layer (306) is formed by using the known photolithography technology and dry processing technology. The portions were sequentially removed to expose a part of the high concentration impurity layer (306). Reference numeral (309) denotes a photoresist used as a mask for the dry processing.
次に、第５図（ｄ）のように、ウエツトエツチング技
術により窒化シリコン膜（308）の一部を除去した。今
回窒化シリコン膜（308）の除去には、熱リン酸を用い
た。今回使用したホトレジスト（309）および酸化シリ
コン（307）は熱リン酸に対し耐性があるために、窒化
シリコン膜（308）のみが選択的にエツチングできた。Next, as shown in FIG. 5 (d), a part of the silicon nitride film (308) was removed by a wet etching technique. This time, hot phosphoric acid was used to remove the silicon nitride film (308). The photoresist (309) and silicon oxide (307) used this time were resistant to hot phosphoric acid, so that only the silicon nitride film (308) could be selectively etched.
なお、今回は、工程簡略化のためにホトリソグラフイ
技術を１回の使用で、熱リン酸のウエツトエツチングに
より窒化シリコン膜（308）を選択的に除去したが、窒
化シリコン膜（308）および酸化シリコン膜（307）をそ
れぞれ別のホトリソグラフイおよび加工技術により加工
し、所望の形状を得ることも、もちろん可能である。In this case, in order to simplify the process, the silicon nitride film (308) was selectively removed by wet etching of hot phosphoric acid by using photolithography technology once, but the silicon nitride film (308) Of course, it is also possible to process the silicon oxide film (307) by different photolithography and processing techniques to obtain a desired shape.
次に、第５図（ｅ）のように、まずホトレジスト（30
9）を除去し、多結晶シリコン（310）を堆積し、高濃度
不純物拡散層（306）と導通させた。この導通が良好な
オーミツク接触となるために、高濃度不純物層（306）
および多結晶シリコン（310）の導電型は一致させてあ
る。ところで、第５図（ｄ）にて説明した、窒化シリコ
ン膜（308）の選択エツチングにより、堆積した多結晶
シリコン（310）にはかなりの凹部凸部が形成された。
多結晶シリコン（310）を公知技術により加工後、キヤ
パシタ絶縁膜（311）を形成した。今回キヤパシタ絶縁
膜（311）として、よく知られた熱酸化シリコン膜を用
いたが、誘電率の大きい窒化シリコン膜または酸化タン
タル膜（Ta2O5）、あるいはこれらの複合膜を用いても
良い。Next, as shown in FIG.
9) was removed, polycrystalline silicon (310) was deposited, and conduction was established with the high-concentration impurity diffusion layer (306). In order for this conduction to be a good ohmic contact, the high concentration impurity layer (306)
And the conductivity types of the polycrystalline silicon (310) are matched. By the way, the selective etching of the silicon nitride film (308) described with reference to FIG. 5 (d) resulted in formation of considerable concave and convex portions in the deposited polycrystalline silicon (310).
After processing the polycrystalline silicon (310) by a known technique, a capacitor insulating film (311) was formed. This time, a well-known thermal silicon oxide film was used as the capacitor insulating film (311). However, a silicon nitride film or a tantalum oxide film (Ta 2 O 5 ) having a large dielectric constant, or a composite film thereof may be used. .
最後に、第５図（ｆ）のように、多結晶シリコン（31
2）を堆積し、上部電極（プレート電極）を形成した。
その後、層間絶縁膜として酸化シリコン（313）を堆積
後、ビツト線コンタクト部を行ないアルミニウム（31
4）を堆積した。Finally, as shown in FIG.
2) was deposited to form an upper electrode (plate electrode).
Thereafter, silicon oxide (313) is deposited as an interlayer insulating film, and a bit line contact portion is formed to form aluminum (31).
4) deposited.
本発明によれば、蓄積電極を形成する導電膜の上部及
び下部にプレート電極を形成することができ、蓄積容量
の大きなメモリセルをもつ半導体メモリが実現される。According to the present invention, a plate electrode can be formed above and below a conductive film forming a storage electrode, and a semiconductor memory having a memory cell with a large storage capacity is realized.
第１図は本発明の一実施例のDRAMメモリセルの縦断面
図、第２図は従来のDRAMメモリセルの縦断面図、第３図
（ａ）〜（ｆ）は本発明の一実施例を工程順に示した断
面図、第４図は本発明の他の実施例を示し断面図、第５
図（ａ）〜（ｆ）は本発明の他の実施例を工程順に示し
た断面図である。 11……半導体基板、12……素子間分離用酸化シリコン
膜、13……ゲート酸化シリコン膜、14……ゲート電極
（ワード線）、15……高濃度不純物拡散層、16……多結
晶シリコン、17……キヤパシタ絶縁膜、18……多結晶シ
リコン（プレート電極）、19……ビツト線。FIG. 1 is a longitudinal sectional view of a DRAM memory cell according to one embodiment of the present invention, FIG. 2 is a longitudinal sectional view of a conventional DRAM memory cell, and FIGS. 3 (a) to (f) are embodiments of the present invention. FIG. 4 is a sectional view showing another embodiment of the present invention, and FIG.
FIGS. 7A to 7F are sectional views showing another embodiment of the present invention in the order of steps. 11: semiconductor substrate, 12: silicon oxide film for element isolation, 13: gate silicon oxide film, 14: gate electrode (word line), 15: high-concentration impurity diffusion layer, 16: polycrystalline silicon , 17: Capacitor insulating film, 18: Polycrystalline silicon (plate electrode), 19: Bit line.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高濱 高 小平市上水本町1448番地 日立超エル・ エス・アイ・エンジニアリング株式会社 内 (72)発明者 木村 紳一郎 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 角南 英夫 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 大賀 一弘 小平市上水本町1448番地 日立超エル・ エス・アイ・エンジニアリング株式会社 内 (56)参考文献 特開 昭59−231851（ＪＰ，Ａ) 特開 昭62−128168（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Takahama Taka 1448, Kamizuhoncho, Kodaira City Within Hitachi Ultra-SII Engineering Co., Ltd. Central Research Laboratory (72) Inventor Hideo Sunami 1-280 Higashi Koigakubo, Kokubunji-shi Central Research Laboratory Hitachi, Ltd. (72) Inventor Kazuhiro Oga 1448 Kamimizu Honcho, Kodaira City Hitachi Super Els Engineering Co., Ltd. (56) References JP-A-59-231851 (JP, A) JP-A-62-128168 (JP, A)
Claims (6)
モリセルを具備してなる半導体メモリの製造方法におい
て、 上記MOSトランジスタのゲート電極、該ゲート電極を覆
う第１の絶縁膜及び該ゲート電極を挾むように位置した
ソース領域及びドレイン領域を形成する第１の工程と、 その後、上記MOSトランジスタの上記ゲート電極及び上
記ソース領域又は上記ドレイン領域の上に第２の絶縁膜
を形成する第２の工程と、 その後、上記第２の絶縁膜の上に上記第２の絶縁膜とは
異なる材料の第３の絶縁膜を形成する第３の工程と、 その後、上記第３の絶縁膜の上に第１の導電膜を形成す
る第４の工程と、 その後、上記第１の導電膜の上に上記第３の絶縁膜とは
異なる材料の第４の絶縁膜を形成する第５の工程と、 その後、上記ソース領域又は上記ドレイン領域の上の上
記第４の絶縁膜、上記第１の導電膜、上記第３の絶縁膜
及び上記第２の絶縁膜をエッチング除去して開口部を形
成する第６の工程と、 その後、上記開口部を介して上記MOSトランジスタの上
記ソース領域又は上記ドレイン領域及び上記第１の導電
膜に電気的に接続されるとともに上記第４の絶縁膜の上
に延在する第２の導電膜を形成する第７の工程と、 その後、上記開口部内の上記第２の導電膜を残存させる
とともに所望の形状に上記第２の導電膜、上記第４の絶
縁膜及び上記第１の導電膜をエッチングする第８の工程
と、 その後、上記第２の導電膜と上記第１の導電膜との間の
上記第４の絶縁膜をエッチング除去する第９の工程と、 その後、上記第２の導電膜及び上記第１の導電膜の表面
に第５の絶縁膜を形成する第10の工程と、 その後、上記第２の導電膜の上部及び上記第２の導電膜
と上記第１の導電膜との間に第３の導電膜を形成する第
11の工程とを具備することを特徴とする半導体メモリの
製造方法。1. A method of manufacturing a semiconductor memory comprising a memory cell having a MOS transistor and a capacitor, comprising: a gate electrode of the MOS transistor; a first insulating film covering the gate electrode; and a position sandwiching the gate electrode. Forming a second insulating film on the gate electrode and the source or drain region of the MOS transistor; and forming a second insulating film on the gate electrode and the source or drain region of the MOS transistor. Forming a third insulating film of a material different from that of the second insulating film on the second insulating film, and then forming a first conductive film on the third insulating film. A fourth step of forming a film; a fifth step of forming a fourth insulating film of a material different from that of the third insulating film on the first conductive film; Area or above A sixth step of forming an opening by etching and removing the fourth insulating film, the first conductive film, the third insulating film, and the second insulating film on the drain region; A second conductive film that is electrically connected to the source region or the drain region of the MOS transistor and the first conductive film through the opening and extends over the fourth insulating film; A seventh step of forming; and thereafter, the second conductive film, the fourth insulating film, and the first conductive film are etched into a desired shape while leaving the second conductive film in the opening. An eighth step of etching, and thereafter, a ninth step of etching and removing the fourth insulating film between the second conductive film and the first conductive film, and thereafter, the second conductive film And forming a fifth insulating film on the surface of the first conductive film. And 10 steps, then the formed third conductive film between the upper and the second conductive film and the first conductive film of the second conductive film
11. A method for manufacturing a semiconductor memory, comprising:
リの製造方法において、 上記第３の絶縁膜は窒化シリコンを含み、上記第４の絶
縁膜は酸化シリコンを含むことを特徴とする半導体メモ
リの製造方法。2. The method for manufacturing a semiconductor memory according to claim 1, wherein said third insulating film contains silicon nitride, and said fourth insulating film contains silicon oxide. A method for manufacturing a semiconductor memory.
に記載の半導体メモリの製造方法において、 上記第１の導電膜及び上記第２の導電膜は多結晶シリコ
ンからなることを特徴とする半導体メモリの製造方法。3. The method for manufacturing a semiconductor memory according to claim 1, wherein said first conductive film and said second conductive film are made of polycrystalline silicon. A method for manufacturing a semiconductor memory.
に記載の半導体メモリの製造方法において、 上記第５の絶縁膜は、酸化シリコン、窒化シリコン、酸
化タンタル又は窒化シリコンと酸化タンタルの複合膜の
何れかからなることを特徴とする半導体メモリの製造方
法。4. The method for manufacturing a semiconductor memory according to claim 1, wherein said fifth insulating film is formed of silicon oxide, silicon nitride, tantalum oxide, or silicon oxide. A method of manufacturing a semiconductor memory, comprising a tantalum composite film.
に記載の半導体メモリの製造方法において、 上記第９の工程において、上記第４の絶縁膜の除去はフ
ッ酸水溶液を用いたウエットエッチングにより行われる
ことを特徴とする半導体メモリの製造方法。5. The method for manufacturing a semiconductor memory according to claim 1, wherein in the ninth step, the removal of the fourth insulating film uses a hydrofluoric acid aqueous solution. A method of manufacturing a semiconductor memory, wherein the method is performed by wet etching.
に記載の半導体メモリの製造方法において、 上記第８の工程において、上記ゲート電極の上部に上記
第１の導電膜及び上記第２の導電膜が残存する如くエッ
チングは行われることを特徴とする半導体メモリの製造
方法。6. The method for manufacturing a semiconductor memory according to claim 1, wherein in the eighth step, the first conductive film and the first conductive film are formed on the gate electrode. A method for manufacturing a semiconductor memory, wherein etching is performed so that a second conductive film remains.
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