JP2567167B2 - マイクロコンピュータシステムのキースキャン回路及びその方法 - Google Patents
マイクロコンピュータシステムのキースキャン回路及びその方法Info
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Description
クロコンピュータシステムに適用されるキースキャン回
路及びその方法に係り、特にキースキャン時回路短落防
止用のダイオードが不必要であり、簡単な回路の構成で
キーチェックまたは自動でシステムを動作させる機能を
実現するに使われるマイクロコンピュータシステムのキ
ースキャン回路及びその方法に関する。
297号に開示されている通りの従来のキースキャン回
路には図1に示したように、キーマトリックス回路3で
感知された信号がマルチプレクサ4を通じてマイクロプ
ロセッサ1のデータ入力ポートに連結している。図1に
おいて、マイクロプロセッサ1の出力ポートP0〜P3
をデマルチプレクサ2の入力端a,b,c,dに連結
し、デマルチプレクサ2の出力端0〜Fで順次に下降パ
ルスをマトリックス回路3の行スキャンラインY0〜Y
15に出力する。その後、マトリックス回路3の列スキ
ャンラインX0〜X7に対するデータがマルチプレクサ
4の入力端子0〜7に入力され、マルチプレクサ4の出
力Q0〜Q2はマイクロプロセッサ1のデータ入力ポー
トD0〜D2に入力されキーボードをスキャンしてい
る。
ンをするためにデマルチプレクサ及びデータバッファ等
の付加回路が必要であり、またポートを直接に駆動させ
てキーをチェックすることになり、二つ以上のキーを押
す時ポートが回路的に短落されることを防止するために
ダイオードの付加的な回路が必要になる問題点があっ
た。
した問題点を解決するために案出したもので、双方向ポ
ートを使うマイクロコンピュータ等により容易にキーを
処理するキースキャン回路及びその方法を提供すること
によりキースキャン時別途の回路短落防止用のダイオー
ドが不必要になり、簡単な回路の構成によりキーチェッ
クまたは自動にシステムをオンさせる機能を実現するこ
とを目的とする。
ために、本発明はm×nキーマトリックス回路を有する
キーパッドと前記キーパッドからのキーイング動作を認
識するマイクロコンピュータよりなるマイクロコンピュ
ータシステムのキースキャン回路において、前記マイク
ロコンピュータ内に前記キーパッドからのm個の行信号
を行スキャンラインを通じて直接に受け入れる第1ポー
トと、前記第1ポートに入力されるm個の行信号の論理
値とその時まで第1メモリに貯蔵された論理値との論理
積された値を貯蔵する第1メモリと、前記マイクロコン
ピュータ内に前記キーパッドからのn個の列信号を列ス
キャンラインを通じて直接に受け入れる第2ポートキ
と、前記第2ポートのn個のビットのうち1ビットを出
力用で他のビットを入力用とし、かつ出力用の1ビット
を順次シフトしてセッティングさせる方向設定レジスタ
と、前記第2ポートに入力されたn個の列信号の論理値
と前記方向設定レジスタの論理値の論理和された値を貯
蔵する第2メモリと、前記m×nキーマトリックス回路
に基準論理信号値を供給するプルアップレジスタ部を含
むことを特徴とする。
めに、m×nキーマトリックス回路を有するキーパッド
と、m×nの行信号及び列信号を処理するための第1ポ
ート及び第2ポートと、前記第1及び第2ポートに対応
する論理値を貯蔵するmビット第1メモリ及びnビット
第2メモリと、前記第2ポートに対応してそのポートの
各ビットに入出力用途を指定する方向設定レジスタを含
むマイクロコンピュータシステムのキースキャン方法に
おいて、前記第1ポートを入力モードにし、前記第2ポ
ート、前記第1及び第2メモリと、前記方向設定レジス
タに所定の論理値を設定することにより前記マイクロコ
ンピュータシステムを初期化する過程と、前記m×nキ
ーマトリックス回路を有するキーパッドのうちいずれか
キーが押された時前記方向設定レジスタの各ビット別に
スキャンする過程と、前記方向設定レジスタのキャリビ
ットが1になる時まで前記スキャニング過程を繰り返す
ことにより前記mビット第1メモリの現在論理値と第1
ポートの現在論理値を論理積してその値を第1メモリに
貯蔵し、nビット第2メモリの現在論理値と方向設定レ
ジスタの現在論理値を論理和してその値を第2メモリに
貯蔵する過程と、前記第1メモリの各ビットに貯蔵され
ている現在論理値の0の個数が1より大きいか否かを判
断し、及び前記第2メモリの各ビットに貯蔵されている
現在論理値の1の個数が1より大きいか否かを判断する
過程と、前記個数判断結果、いずれか一方でも1より大
きければ複数のキーが押されたことをチェックした後エ
ラー処理し作業終了段階に進む過程と、その個数が1よ
り大きくなければ所定の計算式により押されたキーの確
定されたキー値を計算してキー処理する過程を含むこと
を特徴とする。
ディレクションレジスタ)またはオープンコレクタタイ
プのトランジスタ等の論理値を適切に設定する。
実施例を詳細に説明する。
システムのキースキャン回路を示した概略回路図であ
る。
ピュータシステムのキースキャン回路は従来のように付
加的なデマルチプレクサ等の回路を接続せずm×nキー
マトリックス回路を有するキーパッド20を行スキャン
ライン50及び列スキャンライン40を通じてマイクロ
コンピュータ10に直接に連結している。ただし、本発
明の好適な一実施例においてはm×nキーマトリックス
回路を4×4キーマトリックス、即ち0からFまでの1
6個のキーで構成したキーマトリックス回路を有するキ
ーパッド20に限って説明することとする。
ーパッド20からいずれか一つキーが押されれば4ビッ
トの行信号を行スキャンライン50を通じて受け入れる
4ビットb0〜b3の第1ポートPAと、前記第1ポー
トPAに入力される4ビットの行信号の論理値とその時
まで第1メモリに貯蔵された論理値との論理積された値
を貯蔵する第1メモリMAと、前記キーパッド20から
の4ビットの列信号を列スキャンライン40を通じて入
力する4ビットb0〜b3の第2ポートPBと、前記第
2ポートの各ビットが入力用で使用されるかそれとも出
力用で使用されるかを設定する方向設定レジスタDDR
及び前記第2ポートPBに入力された4ビットの列信号
の論理値と前記方向設定レジスタDDRの各ビットの論
理値の論理和した値を貯蔵する第2メモリMBを含んで
いる。キーパッド20に基準論理信号値を供給するプル
アップレジスタ部30がキーパッド20及びアンドゲー
ト60に接続されている。アンドゲート60はキーパッ
ド20から出力される信号の論理積を提供しており、そ
の論理積された制御信号は前記マイクロシステムの自動
オンオフ機能を具現したり、またはキーチェック信号を
供給するための制御信号として使用し得る。
を本発明によるマイクロコンピュータシステムのキース
キャン方法を示した図3のフローチャートに基づいて詳
細に説明する。
ピュータシステムのキースキャン方法はキーパッド20
上のキーの押しをチェックするために所定のパラメータ
を初期化している。これはS601段階で第1ポートP
Aを入力モードにし、第2ポートPB及び第1及び第2
メモリMA,MBと方向設定レジスタDDRの各ビット
に所定の論理値‘0000’,‘1111’,‘000
0’及び‘1111’を設定することにより行われる。
向設定レジスタDDRの対応ビット値が‘1’の時出力
モードとして指定され、双方向ポートPBの各ビットは
方向設定レジスタDDRの対応ビット値が‘0’の時入
力モードとして指定される。S602段階はユーザーの
機能を示す。ユーザーがS602段階でひとつ以上のキ
ーを押せば、プログラムをいずれかキーが押されたかを
チェックするめたにS603段階に進む。S603段階
で、方向設定レジスタDDRは‘0001’にセットさ
れ一番目列からキーをチェックし始める。この特定動作
は第2ポートPBのb3,b2及びb1が入力モードで
あり、b0は出力モードであることを意味する。その例
でいずれかキーが押されればそのキーはS604段階で
探され、ここで第1ポートPAはプルアップレジスタ部
30に対応する値‘1111’に対してチェックされ
る。もしPAが‘1111’と一致すれば入力ポートの
いずれもローにならないのでいずれのキーもその列で押
されていないことを判断することになる。次いで、プロ
グラムはS606段階に進み、ここで方向設定レジスタ
DDRはキャリビット値Cをクリアし、図4に示したよ
うに次の列をチェックするために左側移動循環RSL機
能を行う。
以外のものであれば判断過程においては少なくとも一つ
のキーがS602段階で押されたことを判断し、マイク
ロプロセッサ10が2個の論理機能を行うS605段階
に進む。まず、第1メモリMAの現在値を第1ポートP
Aの論理値にかけてMAに貯蔵し、更に、第2メモリM
Bの現在値を第2ポートPBの論理値と加えてMBに貯
蔵する。S605段階後、キャリビットはクリアされ、
RSL機能はS606段階で方向設定レジスタDDRに
より行われる。
‘1’であるかをチェックする。S603段階で‘00
01’にセットされた方向設定レジスタDDRは4回の
RSL機能を完了し総ての列はスキャニングになる。S
604段階、S605段階及びS606段階はC=1に
なる時まで繰り返される。
及びS609段階があれば何個のキーが押されたかを判
断する。もしS607段階でC=1とすれば、第2メモ
リMBがS608段階で‘0000’にセットされたか
を判断する。S608段階でMB=0000とすれば、
どのキーも押されていないことを検出し動作は完了す
る。しかし、S608段階でMB≠0000とすればS
609段階に進み、二重キーエラーが起こったかを判断
する。一つ以上の論理“0”が第1メモリMAにおる
か、一つ以上の論理“1”が第2メモリMBに存すると
S609段階は多数のキーが押されたことを判断し、次
のS610段階に進んでエラー処理を行い作業を終了す
る。
またはMBの1の個数が1であれば、S611段階では
所定の計算式4m+n=MVによりキー値を確定する。
これはキー入力処理をした後(S612段階)作業を終
了させる。
1メモリMAのm番目ビット値が論理‘0’の時のm値
であり、nは第2メモリMBのn番目ビット値が論理
‘1’の時のn値を示す。例えば、S602段階でキー
パッドのマトリックスの9番キーが押された場合は第1
ポートPAには‘1011’が入力される。このように
して‘1111’の値(S601段階でセットされた初
期化値MAと‘1011’の値(現在維持されたPAの
入力値)と論理積を取ってその論理積‘1011’が第
1メモリMAに貯蔵される。
セットされた初期化値MB)と、‘0010’の値(第
2ポートPBの値)との論理和を取って、その論理和
‘0010’が第2メモリMBに貯蔵される。従って、
m=2(b2),n=1(b1)になりMV=9が得ら
れ、マトリックスで9番目キーが押されたことを処理す
ることになる。
607段階ではキーをスキャンして第1メモリMA及び
第2メモリMBの各ビットにはそのキーの行列信号値の
行信号及び列信号の論理値を貯蔵することになる。ま
た、S603段階で方向設定レジスタDDRに‘000
1’を設定する理由はキーパッド20の一番目列からス
キャンするためのことで、双方向第2ポートPBのビッ
トb3ないしb1を入力モードで指定することにより2
個以上のキーが同時に押される場合回路的なショート
(短路)を防止するためである。
クし、S605段階では前記各メモリMA,MBに押さ
れたキー位置を示す信号を貯蔵する。前記S606段階
では次の列をチェックするために方向設定レジスタDD
Rの値をシフトさせ、S607段階でキャリ発生与否を
チェックしてスキャン完了与否を判断する。
わられなければ、どのキーも押されていないことをチェ
ックし、S609段階では第1メモリMAまたは第2メ
モリMBのビット値が変わった場合、2キー以上が押さ
れたかを判別する。この時2キー以上押されたと判断さ
れればS610段階でエラーまたは二重キー処理をし、
1キーのみが押されたと判断されれば即ち入力された有
効キーが1キーと判断されればS611段階でどのキー
が押されたかを算出する。
方法は第1メモリMA及び第2メモリMBに貯蔵された
ビット値から算出されることができる。図2では第2メ
モリMBの各ビットはLSBから順に16進数の0,
4,8,Cに夫々対応している。これは4の倍数に対応
するビット値を示し、構成を単純にする。第2ポートP
Bのビットb0列で第1メモリMAのビットb0が変わ
ると前記MV=4m+nの式に従ってキー値は‘0’値
と確定される。もし前記のように同一ビット列で第1メ
モリMAのビットb1が変わったら、キー値は‘4’と
確定される。同一の方向でMAのビットb2とMBのビ
ットb1が変わった場合、前記計算式にm=2、n=1
を代入すると4×2+1、即ち9番キーを押すことがわ
かる。
ムのキースキャン回路の他の実施例が図5及び図6に示
した。この実施例はそれぞれマイクロコンピュータの第
2ポートPBと等しい双方向ポートを使う代わり列スキ
ャンラインに沿って設置したオープンコレクタタイプ又
はオープンドレインタイプのトランジスタを使用するこ
とにより双方向ポートと同一の効果が得られる。図5に
おいて、ベースにダイオードを接続された各トランジス
タがインバータとして作動するのでPBにはプルアップ
レジスタのハイ信号が伝達されず接地に流れ、いずれの
キーが押された状態でなければ第2ポートPBには‘0
000’が入力される。これにより、第2メモリMBに
はMBの初期値と第2ポートPBの論理和により‘00
00’が貯蔵される。この際、押されたキーがあればD
DRが作動され、方向設定レジスタDDRのシフトによ
り出力ポートに設定された第2ポートPBのビット列で
キーが押された場合のみキーイング信号であるロー信号
がインバータを通じて第2ポートPBにハイで入力され
る。よって、第2メモリMBにはPBとMBの論理和に
よる結果値が貯蔵される。すなわち、9番キーが押され
た時、DDRが‘0001’の時はPBのb0を通して
列スキャン信号がキーパッドとして供されるが、その列
にいずれのキーも押されていないのでPBには‘000
0’が入力され、DDRが‘0010’の場合はPBの
b1を通して列スキャン信号がキーパッドとして供され
9番キーがその列で押されたのでPBには‘0010’
が入力される。これにより、MBには現在のPBのビッ
ト値とのMBの現在状態値の論理和により‘0010’
が貯蔵される。これにより、押されたキー値は第1メモ
リMAのビットのうち0の個数とMBのビットのうち1
の個数が一つの時のみ0のビットと1のビットのビット
番号を以て所定の式により算定される。なお、MAとM
Bにおける0と1の個数がそれぞれ一つ以上の場合は図
3の段階S610で二重キーまたはエラー処理する。 図
6において、ゲートにインバータを接続された各MOS
トランジスタがインバータとして作動するのでPBには
プルアップレジスタのハイ信号が伝達されず接地に流
れ、いずれのキーが押された状態でなければ第2ポート
PBには‘0000’が入力される。これにより、第2
メモリMBにはMBの初期値と第2ポー トPBの論理和
により‘0000’が貯蔵される。この際、押されたキ
ーがあればDDRが作動され、方向設定レジスタDDR
のシフトにより出力ポートに設定された第2ポートPB
のビット列でキーが押された場合のみキーイング信号で
あるロー信号がインバータを通じて第2ポートPBにハ
イで入力される。よって、第2メモリMBにはPBとM
Bの論理和による結果値が貯蔵される。すなわち、9番
キーが押された時、DDRが‘0001’の時はPBの
b0を通して列スキャン信号がキーパッドとして供され
るが、その列にいずれのキーも押されていないのでPB
には‘0000’が入力され、DDRが‘0010’の
場合はPBのb1を通して列スキャン信号がキーパッド
として供され9番キーがその列で押されたのでPBには
‘0010’が入力される。これにより、MBには現在
のPBのビット値とのMBの現在状態値の論理和により
‘0010’が貯蔵される。これにより、押されたキー
値は第1メモリMAのビットのうち0の個数とMBのビ
ットのうち1の個数が一つの時のみ0のビットと1のビ
ットのビット番号を以て所定の式により算定される。な
お、MAとMBにおける0と1の個数がそれぞれ一つ以
上の場合は図3の段階S610で二重キーまたはエラー
処理する。
施例のマイクロコンピュータシステムのキースキャン回
路の出力端にアンドゲートを付加することにより各ポー
トに供給される論理信号の論理積信号はキーを押すと自
動にシステムがオンされるようにする機能またはキー処
理する機能のための制御信号として使える。
ロコンピュータシステムのキースキャン回路及びその方
法は簡単な双方向ポートのDDRまたはオープンコレク
タタイプのトランジスタ等の論理値を適切に設定するこ
とにより、2個以上のキーを押す場合発生する回路短落
が防止できるのみならず、過度な回路構成を除去するこ
とができる。
ある。
例を示した概略回路図である。
方法を示したフローチャートである。
作用を示す概略図である。
キースキャン回路に適用される双方向ポートの他の実施
例の概略回路図である。
Claims (10)
- 【請求項1】 m×nキーマトリックス回路を有するキ
ーパッドと前記キーパッドからのキーイング動作を認識
するマイクロコンピュータよりなるマイクロコンピュー
タシステムのキースキャン回路において、 前記マイクロコンピュータ内に前記キーパッドからのm
個の行信号を行スキャンラインを通じて直接に受け入れ
る第1ポートと、 前記第1ポートに入力されるm個の行信号の論理値とそ
の時まで第1メモリに貯蔵された論理値との論理積され
た値を貯蔵する第1メモリと、 前記マイクロコンピュータ内に前記キーパッドからのn
個の列信号を列スキャンラインを通じて直接に受け入れ
る第2ポートと、 前記第2ポートのn個のビットのうち1ビットを出力用
で他のビットを入力用とし、かつ出力用の1ビットを順
次シフトしてセッティングさせる方向設定レジスタと、 前記第2ポートに入力されたn個の列信号の論理値と前
記方向設定レジスタの論理値の論理和された値を貯蔵す
る第2メモリと、 前記m×nキーマトリックス回路に基準論理信号値を供
給するプルアップレジスタ部を含むことを特徴とするマ
イクロコンピュータシステムのキースキャン回路。 - 【請求項2】 前記キーパッド内のキーマトリックス回
路は各行の一番目列のキー値が4の倍数に増加する関係
を有することを特徴とする請求項1項記載のマイクロコ
ンピュータシステムのキースキャン回路。 - 【請求項3】 前記m×nキーマトリックス回路は4×
4キーマトリックス回路より構成することを特徴とする
請求項1項記載のマイクロコンピュータシステムのキー
スキャン回路。 - 【請求項4】 前記キーマトリックス回路の他出力端に
アンドゲートをさらに含むことを特徴とする請求項1項
記載のマイクロコンピュータシステムのキースキャン回
路。 - 【請求項5】 前記第2ポートはオープンコレクタタイ
プのバイポーラトランジスタより構成されることを特徴
とする請求項1項記載のマイクロコンピュータシステム
のキースキャン回路。 - 【請求項6】 前記第2ポートはオープンドレインタイ
プのMOSトランジスタより構成されることを特徴とす
る請求項1項記載のマイクロコンピュータシステムのキ
ースキャン回路。 - 【請求項7】 m×nキーマトリックス回路を有するキ
ーパッドと、m×nの行信号及び列信号を処理するため
の第1ポート及び第2ポートと、前記第1及び第2ポー
トに対応する論理値を貯蔵するmビット第1メモリ及び
nビット第2メモリと、前記第2ポートに対応してその
ポートの各ビットに入出力用途を指定する方向設定レジ
スタを含むマイクロコンピュータシステムのキースキャ
ン方法において、 前記第1ポートを入力モードにし、前記第2ポート、前
記第1及び第2メモリと、前記方向設定レジスタに所定
の論理値を設定することにより前記マイクロコンピュー
タシステムを初期化する過程と、 前記m×nキーマトリックス回路を有するキーパッドの
うちいずれかキーが押された時前記方向設定レジスタの
各ビット別にスキャンする過程と、 前記方向設定レジスタのキャリビットが1になる時まで
前記スキャニング過程を繰り返すことにより前記mビッ
ト第1メモリの現在論理値と第1ポート現在論理値を論
理積してその値を第1メモリに貯蔵し、nビット第2メ
モリの現在論理値と方向設定レジスタの現在論理値を論
理和してその値を第2メモリに貯蔵する過程と、 前記第1メモリに貯蔵されている現在論理値の0の個数
が1より大きいか否かを判断し、及び前記第2メモリに
貯蔵されている現在論理値の1の個数が1より大きいか
否かを判断する過程と、 前記個数判断結果、いずれか一方でも1より大きければ
複数のキーが押されたことをチェックした後エラー処理
し作業終了段階に進み、その個数が1より大きくなけれ
ば所定の計算式により算出されたキー値でキー処理する
過程を含むことを特徴とするマイクロコンピュータシス
テムのキースキャン方法。 - 【請求項8】 前記初期化過程は前記第1ポートを入力
専用として指定する過程と、前記第2ポートを出力専用
として指定する過程を含むことを特徴とする請求項7項
記載のマイクロコンピュータシステムのキースキャン方
法。 - 【請求項9】 前記キー処理過程において次の計算式: 4m+n=MV (ここで、mは第1メモリのm番目ビット値が‘0’の
時のm値であり、nは第2メモリのn番目ビット値が
‘1’の時のm値であり、MVはキー値を示す)により
キー値を算出する段階を含むことを特徴とする請求項7
項記載のマイクロコンピュータシステムのキースキャン
方法。 - 【請求項10】 m×nキーマトリックス回路を有する
キーパッドと、m×nの行信号を処理するための第1ポ
ート及び第2ポートと、前記第1及び第2ポートに対応
して論理値を貯蔵するmビット第1メモリ及びnビット
第2メモリと、前記第2ポートに対応してそのポートの
各ビットに入出力用途を指定する方向設定レジスタを含
むマイクロコンピュータシステムのキースキャン方法に
おいて、 前記第1及び第2ポート、前記第1及び第2メモリと、
前記方向設定レジスタに所定の論理値を設定することに
より前記マイクロコンピュータシステムを初期化する過
程と、 前記m×nキーマトリックス回路を有するキーパッドの
うちいずれかキーが押された時前記方向設定レジスタの
各ビット別にスキャンする過程と、 前記第1ポートに入力された現在値が前記初期化段階で
設定された所定の論理値(プルアップ抵抗値)と同一で
あるかを判断して、同一の場合は方向設定レジスタのキ
ャリビットをクリアし、第2ポートビット値を左側に1
ビットシフトさせ、同一でない場合はmビット第1メモ
リの現在論理値と第1ポートの現在論理値とを論理積し
てその値を第1メモリに貯蔵し、nビット第2メモリの
現在論理値と方向設定レジスタの現在論理値を論理和し
てその値を第2メモリに貯蔵した後キャリビットをクリ
アし前記方向設定レジスタのビット値を1ビット左側に
シフトさせる過程をキャリビットが1になる時まで繰り
返す過程と、 前記キャリビットが1になれば、第2メモリの現在論理
値が前記初期化段階で設定された所定の論理値と同一で
あるかを判断して、同一の場合は作業終了段階を進み、
同一でない場合は第1メモリに貯蔵されている現在論理
値の0の個数が1より大きいか否かを判断し、及び第2
メモリに貯蔵されている現在論理値の1の個数が1より
大きいか否かを判断してその個数が1より大きければ複
数のキーが押されたかをチェックした後エラー処理し作
業終了段階に進み、その個数が1より大きくなければ所
定の計算式により確定されたキー値を計算してキー処理
する過程を含むことを特徴とするマイクロコンピュータ
システムのキースキャン方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900017286A KR930005841B1 (ko) | 1990-10-27 | 1990-10-27 | 마이크로_콤퓨터시스템의 키스캔회로 및 그 방법 |
KR17286/1990 | 1990-10-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04299722A JPH04299722A (ja) | 1992-10-22 |
JP2567167B2 true JP2567167B2 (ja) | 1996-12-25 |
Family
ID=19305267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3273930A Expired - Fee Related JP2567167B2 (ja) | 1990-10-27 | 1991-10-22 | マイクロコンピュータシステムのキースキャン回路及びその方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5264845A (ja) |
JP (1) | JP2567167B2 (ja) |
KR (1) | KR930005841B1 (ja) |
DE (1) | DE4135278A1 (ja) |
GB (1) | GB2249205B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1991-09-27 US US07/766,777 patent/US5264845A/en not_active Expired - Lifetime
- 1991-10-22 JP JP3273930A patent/JP2567167B2/ja not_active Expired - Fee Related
- 1991-10-25 GB GB9122714A patent/GB2249205B/en not_active Expired - Fee Related
- 1991-10-25 DE DE4135278A patent/DE4135278A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
GB9122714D0 (en) | 1991-12-11 |
JPH04299722A (ja) | 1992-10-22 |
KR930005841B1 (ko) | 1993-06-25 |
GB2249205B (en) | 1994-07-27 |
DE4135278C2 (ja) | 1992-11-05 |
GB2249205A (en) | 1992-04-29 |
DE4135278A1 (de) | 1992-04-30 |
KR920008613A (ko) | 1992-05-28 |
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