JP2567104Y2 - Package for storing semiconductor elements - Google Patents
Package for storing semiconductor elementsInfo
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Description
【０００１】[0001]
【産業上の利用分野】本考案は、半導体素子収納用パッ
ケージ、特に、絶縁基体の半導体素子固定部に固定され
た半導体素子搭載用金属板を有する半導体素子収納用パ
ッケージに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a package for storing a semiconductor element, and more particularly to a package for storing a semiconductor element having a metal plate for mounting a semiconductor element fixed to a semiconductor element fixing portion of an insulating base.
【０００２】[0002]
【従来の技術及びその課題】従来、半導体素子収納用パ
ッケージとして、絶縁基体と半導体素子との熱膨張率の
差によって生じる熱応力を緩和するために、間に両者の
中間の熱膨張率を有する金属板を介在させたものが使用
されている。このような半導体素子収納用パッケージを
図６に示す。2. Description of the Related Art Conventionally, a package for accommodating a semiconductor element has an intermediate thermal expansion coefficient between the insulating base and the semiconductor element in order to alleviate thermal stress caused by a difference in thermal expansion coefficient between the two. The one in which a metal plate is interposed is used. FIG. 6 shows such a semiconductor element storage package.
【０００３】図６の半導体素子収納用パッケージ３１に
おいて、アルミナからなる絶縁基体３２は概ね四角形の
板状の部材であり、中央部には凹部３３（半導体素子固
定部）が形成されている。凹部３３の底面には厚い金属
板からなるステージ３７が固定され、ステージ３７上に
は半導体素子３８が搭載されている。[0006] In the semiconductor element housing package 31 shown in FIG. 6, an insulating base 32 made of alumina is a substantially rectangular plate-like member, and a concave portion 33 (semiconductor element fixing portion) is formed in the center. A stage 37 made of a thick metal plate is fixed to the bottom of the concave portion 33, and a semiconductor element 38 is mounted on the stage 37.
【０００４】ステージ３７は、打ち抜きにより製造され
た金属片であり、図７に示すように、上面の外周部に突
出したバリ３９を有している。バリ３９は中心側に屈曲
しており、絶縁基体３２との間に空間４１が形成されて
いる。[0004] The stage 37 is a metal piece manufactured by punching, and has a burr 39 protruding from the outer peripheral portion of the upper surface as shown in FIG. The burr 39 is bent toward the center, and a space 41 is formed between the burr 39 and the insulating base 32.
【０００５】１次ニッケルメッキ層４０上には２次ニッ
ケルメッキ層４２が形成されている。２次ニッケルメッ
キ層４２上には、金メッキ層４３が形成されている。そ
して、金メッキ層４３上に半導体素子３８が搭載されて
いる。金メッキ層４３と半導体素子３８との間には金シ
リコン共晶合金層４４が形成されており、この金シリコ
ン共晶合金層４４により半導体素子３８はステージ３７
上に固定されている。[0005] On the primary nickel plating layer 40, a secondary nickel plating layer 42 is formed. On the secondary nickel plating layer 42, a gold plating layer 43 is formed. The semiconductor element 38 is mounted on the gold plating layer 43. A gold-silicon eutectic alloy layer 44 is formed between the gold plating layer 43 and the semiconductor element 38, and the semiconductor element 38 is moved to the stage 37 by the gold-silicon eutectic alloy layer 44.
Fixed on top.
【０００６】次に、製造方法を説明する。ステージ３７
は、圧延法によって得られた金属板の両面に１次ニッケ
ルメッキ層４０を形成した後、打ち抜きプレスにより所
定形状に打ち抜くことにより製造される。そのとき、打
ち抜き片の下面の外周にはバリ３９が形成される。続い
て、バリを除去するためにステージ３７をバレル研磨す
る。このバレル研磨の際にバリが潰され、潰されたバリ
が除去されずにステージ３７上に残されてしまうことが
ある。すると、図７に示すように、バリ３９とステージ
３７との間には、空間４１が形成される。Next, a manufacturing method will be described. Stage 37
Is manufactured by forming a primary nickel plating layer 40 on both sides of a metal plate obtained by a rolling method, and then punching it into a predetermined shape by a punching press. At that time, burrs 39 are formed on the outer periphery of the lower surface of the punched piece. Subsequently, the stage 37 is barrel-polished to remove burrs. In this barrel polishing, burrs may be crushed, and the crushed burrs may remain on the stage 37 without being removed. Then, as shown in FIG. 7, a space 41 is formed between the burr 39 and the stage 37.
【０００７】次に、バリ３９のない面を下にして、ステ
ージ３７を絶縁基体２に固定する。そして、２次ニッケ
ルメッキ層４２、金メッキ層４３を連続して形成する。
このとき、メッキ液がバリ３９により形成された空間４
１内に侵入し、そのまま内部に残留することがある。Next, the stage 37 is fixed to the insulating substrate 2 with the surface without the burrs 39 facing down. Then, a secondary nickel plating layer 42 and a gold plating layer 43 are continuously formed.
At this time, the plating solution is formed in the space 4 formed by the burr 39.
1 and may remain inside as it is.
【０００８】次に、高温に加熱しながら、半導体素子３
８を金メッキ層４３上に擦りつけ、半導体素子３８と金
メッキ層４３との間に金シリコン共晶合金層４４を形成
する。このとき、半導体素子３８を固定する際の高熱に
より、空間４１内に残留しているメッキ液が気化膨張
し、２次ニッケルメッキ層４２及び金メッキ層４３にフ
クレを生じさせることがある。２次ニッケルメッキ層４
２及び金メッキ層４３にフクレが生じると、半導体素子
３８のステージ３７に対する固定強度が低下する。Next, the semiconductor element 3 is heated while being heated to a high temperature.
8 is rubbed on the gold plating layer 43 to form a gold-silicon eutectic alloy layer 44 between the semiconductor element 38 and the gold plating layer 43. At this time, due to the high heat at the time of fixing the semiconductor element 38, the plating solution remaining in the space 41 may evaporate and expand, causing blisters on the secondary nickel plating layer 42 and the gold plating layer 43. Secondary nickel plating layer 4
When blisters occur in the second and gold plating layers 43, the fixing strength of the semiconductor element 38 to the stage 37 decreases.
【０００９】本考案の目的は、半導体素子が金属板に対
して充分な強度で確実に固定され得る半導体素子収納用
パッケージを提供することにある。An object of the present invention is to provide a package for accommodating a semiconductor element in which a semiconductor element can be securely fixed to a metal plate with sufficient strength.
【００１０】[0010]
【課題を解決するための手段】本考案に係る半導体素子
収納用パッケージは、半導体素子固定部を有する絶縁基
体と、半導体素子固定部に固定され半導体素子を搭載す
るための金属板とを備えている。このパッケージにおい
て、金属板は、打ち抜きにより製造され、一面に折り曲
げられたバリを有する面を絶縁基体側にして、かつバリ
の折り曲げ空間内にロウ材が入り込むようにして絶縁基
体にロウ付け固定されていることを特徴としている。A package for accommodating a semiconductor element according to the present invention includes an insulating base having a semiconductor element fixing portion, and a metal plate fixed to the semiconductor element fixing portion for mounting a semiconductor element. I have. In this package, the metal plate is manufactured by punching, and is fixed to the insulating base such that the surface having the burrs bent on one side is the insulating base side and the brazing material enters the bent space of the burrs. It is characterized by having.
【００１１】[0011]
【作用】本校案に係る半導体素子収納用パッケージで
は、打ち抜きにより製造された金属板は、バリ面が絶縁
基体側になるように配置されている。そのため、金属板
の半導体素子側の面にはバリが形成されていない。した
がって、バリにより生じる従来例のような不具合が起こ
ることがなくなる。また、バリの折り曲げ空間内にロウ
材が入り込むようにして絶縁基体にロウ付け固定されて
いるため、半導体素子を絶縁基体の半導体素子固定部に
強固に固定することができる。In the semiconductor device housing package according to the present invention, the metal plate manufactured by punching is arranged such that the burr surface is on the insulating base side. Therefore, no burr is formed on the surface of the metal plate on the semiconductor element side. Therefore, the disadvantage such as the conventional example caused by the burr does not occur. Further, since the brazing material is brazed and fixed to the insulating base such that the brazing material enters the bending space of the burr, the semiconductor element can be firmly fixed to the semiconductor element fixing portion of the insulating base.
【００１２】[0012]
【実施例】図１に、本考案の一実施例としての半導体素
子収納用パッケージ１を示す。パッケージ１の絶縁基体
２は、概ね四角形の板状の部材であり、絶縁材料である
アルミナセラミックから構成されている。絶縁基体２の
中央部には、凹部３が形成されている。絶縁基体２内に
は複数のスルーホール４が形成されており、このスルー
ホール４内に導電性材料からなるメタライズ配線層５が
形成されている。また、絶縁基体２内には、メタライズ
配線層５に接続された導電性材料からなる内層配線パタ
ーン６が形成されている。内層配線パターン６は、凹部
３の底面３ａに露出した底面露出パターン６ａと、凹部
３の側面に露出した露出パターン６ｂ，６ｃとを有して
いる。FIG. 1 shows a package 1 for accommodating a semiconductor device as an embodiment of the present invention. The insulating base 2 of the package 1 is a substantially rectangular plate-like member, and is made of alumina ceramic which is an insulating material. A concave portion 3 is formed in the center of the insulating base 2. A plurality of through holes 4 are formed in the insulating base 2, and a metallized wiring layer 5 made of a conductive material is formed in the through holes 4. In the insulating base 2, an inner wiring pattern 6 made of a conductive material connected to the metallized wiring layer 5 is formed. The inner layer wiring pattern 6 has a bottom surface exposed pattern 6a exposed on the bottom surface 3a of the concave portion 3, and exposed patterns 6b and 6c exposed on the side surface of the concave portion 3.
【００１３】凹部３内において、底面露出パターン６ａ
上には、モリブデンからなる板状のステージ７が固定さ
れている。ステージ７上には、半導体素子８が固定され
ている。図２に示すように、ステージ７は、銀ろう層９
を介して露出パターン６ａ上に固定されている。ステー
ジ７は、下面７ｂと上面７ａに、それぞれ１次ニッケル
メッキ層１０，１１を有している。In the recess 3, the bottom exposed pattern 6a
On the top, a plate-like stage 7 made of molybdenum is fixed. On the stage 7, a semiconductor element 8 is fixed. As shown in FIG. 2, the stage 7 includes a silver brazing layer 9.
Is fixed on the exposure pattern 6a via the. The stage 7 has primary nickel plating layers 10 and 11 on a lower surface 7b and an upper surface 7a, respectively.
【００１４】ステージ７の下面の外周部にはバリ１２が
形成されている。バリ１２の長さは１００μｍ程度であ
り、幅は５〜１０μｍ程度である。バリ１２は、１次ニ
ッケルメッキ層１０の外周部１０ａとともに中心側に折
り曲げられた状態となっており、ステージ７とともに空
間１３を形成している。空間１３内には、銀ろうが入り
込んでいる。このように、バリ１２がステージ７の下面
７ｂに凸部を形成しているので、ステージ７の銀ろう層
９に対する接合強度は向上していいる。A burr 12 is formed on the outer periphery of the lower surface of the stage 7. The length of the burr 12 is about 100 μm, and the width is about 5 to 10 μm. The burr 12 is bent toward the center along with the outer peripheral portion 10 a of the primary nickel plating layer 10, and forms a space 13 together with the stage 7. In the space 13, silver brazing enters. As described above, since the burrs 12 form the convex portions on the lower surface 7b of the stage 7, the bonding strength of the stage 7 to the silver brazing layer 9 is improved.
【００１５】ステージ７の上面７ａはバリが形成されて
おらず、平坦である。ステージ７の１次ニッケルメッキ
層１１上及びステージ７の側面には、２次ニッケルメッ
キ層１４が形成されている。そして、２次ニッケルメッ
キ層１４上には、金メッキ層１５が形成されている。金
メッキ層１５上に半導体素子８が搭載されている。金メ
ッキ層１５と半導体素子８との間には、金シリコン共晶
合金層１６が形成されており、これにより、半導体素子
８がステージ７に対して固定されている。The upper surface 7a of the stage 7 has no burrs and is flat. A secondary nickel plating layer 14 is formed on the primary nickel plating layer 11 of the stage 7 and on the side surface of the stage 7. The gold plating layer 15 is formed on the secondary nickel plating layer 14. The semiconductor element 8 is mounted on the gold plating layer 15. A gold-silicon eutectic alloy layer 16 is formed between the gold plating layer 15 and the semiconductor element 8, thereby fixing the semiconductor element 8 to the stage 7.
【００１６】図１に示すように、半導体素子８と露出パ
ターン６ｂ，６ｃとは、それぞれボンディングワイヤ１
７ａ，１７ｂを介して電気的に接続されている。絶縁基
体２の中央部上には、凹部３を密封するための蓋部材１
８が配置されている。蓋部材１８は、樹脂等の封止剤１
９により絶縁基体２に固定されている。蓋部材１８が設
けられた側の絶縁基体２の主面には、多数の概ね円形状
のメタライズパッド２０が形成されている。このメタラ
イズパッド２０は絶縁基体２内部のメタライズ配線層５
に接続されており、またこのメタライズパッド２０には
外部リード端子２１がそれぞれ固定されている。As shown in FIG. 1, the semiconductor element 8 and the exposed patterns 6b and 6c are
They are electrically connected via 7a and 17b. A cover member 1 for sealing the concave portion 3 is provided on a central portion of the insulating base 2.
8 are arranged. The lid member 18 is made of a sealant 1 such as a resin.
9 is fixed to the insulating base 2. A large number of substantially circular metallized pads 20 are formed on the main surface of the insulating base 2 on the side where the cover member 18 is provided. The metallized pad 20 is formed on the metallized wiring layer 5 inside the insulating base 2.
, And external lead terminals 21 are fixed to the metallized pad 20, respectively.
【００１７】次に、上述のパッケージの製造方法を説明
する。ステージ７を製造する際には、まず、モリブデ
ン，コバール等の金属からなる原板を用意する。モリブ
デンを用いる場合には、圧延法によって得られたモリブ
デンの原板を用意する。次に、原板の両面にニッケルメ
ッキを施し、続いて打ち抜きプレス機により所定形状に
打ち抜く。このときのステージ７を図３に示す。ステー
ジ７は、下面７ｂと上面７ａとに、それぞれ一次ニッケ
ルメッキ層１０（１１）を有している。下面７ｂの外周
にはバリ１２が形成されている。なお、上面７ａにはバ
リは形成されていない。Next, a method of manufacturing the above-described package will be described. When manufacturing the stage 7, first, an original plate made of a metal such as molybdenum or Kovar is prepared. When molybdenum is used, an original plate of molybdenum obtained by a rolling method is prepared. Next, nickel plating is applied to both sides of the original plate, and then punched into a predetermined shape by a punch press. The stage 7 at this time is shown in FIG. The stage 7 has a primary nickel plating layer 10 (11) on each of the lower surface 7b and the upper surface 7a. A burr 12 is formed on the outer periphery of the lower surface 7b. Note that no burrs are formed on the upper surface 7a.
【００１８】次に、図４の状態から、ステージ７のバリ
１２を除去するために、ステージ７の下面７ｂをバレル
研磨する。このバレル研磨の際に、潰れたまま残ったバ
リ１２は中心側に折り曲げられた状態となり、ステージ
７との間に空間１３を形成する（図５）。Next, from the state shown in FIG. 4, the lower surface 7b of the stage 7 is barrel-polished in order to remove the burrs 12 of the stage 7. During this barrel polishing, the burrs 12 remaining crushed are bent toward the center, forming a space 13 between the burrs 12 and the stage 7 (FIG. 5).
【００１９】一方、絶縁基体２は、多数個取りするため
に複数枚の絶縁基体の各外辺が接続された原板を切断し
て形成される。この原板は、所定形状のセラミックグリ
ーンシートを複数枚重ね合わせて形成されている。これ
らのセラミックグリーンシートは、あらかじめスルーホ
ール４のために打ち抜き加工を行うとともに、メタライ
ズ配線層５及び内層配線層６となる金属ペーストが印刷
塗布されている。これらのセラミックグリーンシートを
積層し、焼成した後、切断して各絶縁基体を得る。On the other hand, the insulating base 2 is formed by cutting an original plate to which the outer sides of a plurality of insulating bases are connected in order to obtain a large number of pieces. This original plate is formed by laminating a plurality of ceramic green sheets of a predetermined shape. These ceramic green sheets are punched in advance for the through holes 4, and a metal paste to be the metallized wiring layer 5 and the inner wiring layer 6 is printed and applied. After laminating and firing these ceramic green sheets, each insulating substrate is obtained by cutting.
【００２０】次に、凹部３の底面露出パターン６ａ上
に、ステージ７を銀ろうでろう付けする。この際、バリ
１２が形成された下面７ｂを底面露出パターン６ａ側に
する。このろう付けの際に、１次ニッケルメッキ層１０
がろう付けの下地金属として作用し、ステージ７は底面
露出パターン６ａに対して強く固定されることになる。
また、折曲げられたバリ１２が下方に突出して下面７ｂ
に凸部を形成して、ステージ７はより強く底面露出パタ
ーン６ａ側に固定される。バリ１２により形成された空
間１３内には銀ろうが浸入する。Next, the stage 7 is brazed on the bottom exposed pattern 6a of the concave portion 3 by silver brazing. At this time, the lower surface 7b on which the burrs 12 are formed is located on the bottom exposed pattern 6a side. During this brazing, the primary nickel plating layer 10
Acts as a base metal for brazing, and the stage 7 is strongly fixed to the bottom surface exposed pattern 6a.
Also, the bent burr 12 protrudes downward and the lower surface 7b
The stage 7 is more strongly fixed to the bottom exposed pattern 6a side. Silver braze enters the space 13 formed by the burrs 12.
【００２１】次に、ステージ７の上面７ａと側面に、周
知のメッキ法により、２次ニッケルメッキ層１４と金メ
ッキ層１５とを順番に形成する。Next, a secondary nickel plating layer 14 and a gold plating layer 15 are sequentially formed on the upper surface 7a and side surfaces of the stage 7 by a known plating method.
【００２２】次に、半導体素子８を、ステージ７上に形
成された金メッキ層１５上に固定する。このとき、高温
に加熱しながら半導体素子８の底面を金メッキ層１５の
表面に擦りつけると、両者の間に金シリコン共晶合金１
６が形成される。この金シリコン共晶合金層１６により
半導体素子８はステージ７上に固定される。なお、金シ
リコン共晶合金層１６を形成する際に加熱されても、ス
テージ７の上面７ａ側にはバリ１２が存在しないため、
従来例のようなフクレは２次ニッケルメッキ層１４及び
金ニッケルメッキ層１５に生じない。そのため、半導体
素子８は、ステージ７に対して充分な強度で確実に固定
される。Next, the semiconductor element 8 is fixed on the gold plating layer 15 formed on the stage 7. At this time, when the bottom surface of the semiconductor element 8 is rubbed against the surface of the gold plating layer 15 while heating to a high temperature, the gold silicon eutectic alloy 1
6 are formed. The semiconductor element 8 is fixed on the stage 7 by the gold silicon eutectic alloy layer 16. In addition, even if it heats when forming the gold silicon eutectic alloy layer 16, since the burr 12 does not exist on the upper surface 7a side of the stage 7,
No blisters as in the conventional example are generated on the secondary nickel plating layer 14 and the gold nickel plating layer 15. Therefore, the semiconductor element 8 is securely fixed to the stage 7 with sufficient strength.
【００２３】続いて、ボンディングワイヤ１７ａ，１７
ｂにより、半導体素子８を露出パターン６ｂ，６ｃにそ
れぞれ接続する。そして、蓋部材１８を凹部３上に封止
剤１９により固定し、メタライズパッド２０に外部リー
ド端子２１をそれぞれ固定して、半導体素子収納用パッ
ケージ１が完成する。Subsequently, the bonding wires 17a, 17
b, the semiconductor element 8 is connected to the exposed patterns 6b and 6c, respectively. Then, the lid member 18 is fixed on the concave portion 3 with the sealant 19, and the external lead terminals 21 are fixed on the metallized pads 20, respectively, so that the semiconductor element housing package 1 is completed.
【００２４】[0024]
【考案の効果】本考案に係る半導体素子収納用パッケー
ジでは、打ち抜きにより製造された金属板は、バリ面が
絶縁基体側になるように配置されている。そのため、半
導体素子を搭載する側の金属板の面にバリは形成されて
いないので、半導体素子が金属板に対して充分な強度で
確実に固定される。According to the present invention, the metal plate manufactured by punching is arranged such that the burr surface is on the insulating base side. Therefore, no burrs are formed on the surface of the metal plate on which the semiconductor element is mounted, so that the semiconductor element is securely fixed to the metal plate with sufficient strength.
【図１】本考案の一実施例としての半導体素子収納用パ
ッケージの縦断面図。FIG. 1 is a longitudinal sectional view of a semiconductor device housing package as one embodiment of the present invention.
【図２】図１の拡大部分図。FIG. 2 is an enlarged partial view of FIG. 1;
【図３】前記実施例の製造工程の一工程を示す縦断面
図。FIG. 3 is a longitudinal sectional view showing one step of the manufacturing process of the embodiment.
【図４】図３の拡大部分図。FIG. 4 is an enlarged partial view of FIG. 3;
【図５】前記製造工程の他の一工程を示す図４に相当す
る図。FIG. 5 is a view corresponding to FIG. 4, showing another process of the manufacturing process.
【図６】従来例の図１に相当する図。FIG. 6 is a diagram corresponding to FIG. 1 of a conventional example.
【図７】図６の拡大部分図。FIG. 7 is an enlarged partial view of FIG. 6;
１ 半導体素子収納用パッケージ ２ 絶縁基体 ３ 凹部 ７ ステージ ７ｂ 下面 ８ 半導体素子 １２ バリ DESCRIPTION OF SYMBOLS 1 Package for housing semiconductor element 2 Insulating base 3 Recess 7 Stage 7 b Lower surface 8 Semiconductor element 12 Burr
Claims (1)
記半導体素子固定部に固定され、半導体素子を搭載する
ための金属板とを備えた半導体素子収納用パッケージに
おいて、 前記金属板は、打ち抜きにより製造され、一面に折り曲
げられたバリを有する面を前記絶縁基体側にして、かつ
バリの折り曲げ空間内にロウ材が入り込むようにして絶
縁基体にロウ付け固定されていることを特徴とする半導
体素子収納用パッケージ。1. A semiconductor element storage package comprising: an insulating base having a semiconductor element fixing portion; and a metal plate fixed to the semiconductor element fixing portion and for mounting a semiconductor element, wherein the metal plate is stamped. A semiconductor having a burr bent on one side facing the insulating base, and brazed to the insulating base such that a brazing material enters the bent space of the burr. Package for element storage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991066393U JP2567104Y2 (en) | 1991-07-26 | 1991-07-26 | Package for storing semiconductor elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991066393U JP2567104Y2 (en) | 1991-07-26 | 1991-07-26 | Package for storing semiconductor elements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513056U JPH0513056U (en) | 1993-02-19 |
| JP2567104Y2 true JP2567104Y2 (en) | 1998-03-30 |
Family
ID=13314533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991066393U Expired - Lifetime JP2567104Y2 (en) | 1991-07-26 | 1991-07-26 | Package for storing semiconductor elements |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567104Y2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193633A (en) * | 1984-10-15 | 1986-05-12 | Tokyo Tungsten Co Ltd | Manufacture of molybdenum plate for semiconductor substrate |
| JPS63164236U (en) * | 1987-04-15 | 1988-10-26 |
-
1991
- 1991-07-26 JP JP1991066393U patent/JP2567104Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513056U (en) | 1993-02-19 |
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Legal Events
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| EXPY | Cancellation because of completion of term |