JP2565925B2 - Matrix drive display - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、液晶、プラズマ、EL、蛍光素子等によっ
て構成された画素をマトリクス状に配列してなる画素を
画像表示駆動するためのマトリクス駆動表示装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial field of application) The present invention is directed to image display driving of pixels in which pixels formed of liquid crystal, plasma, EL, fluorescent elements, etc. are arranged in a matrix. The present invention relates to a matrix drive display device.

（従来の技術） 近年、テレビジョン受像機、コンピュータ装置、情報
端末装置等の画像表示装置に於いては、表示部として、
ブラウン管の代わりに、液晶、プラズマ、EL、蛍光素子
等によって構成される画素を複数マトリクス状に配置し
てなる平面状パネルが使用されることが多くなってき
た。(Prior Art) In recent years, in image display devices such as television receivers, computer devices, information terminal devices, etc.,
Instead of a cathode ray tube, a flat panel in which a plurality of pixels each composed of a liquid crystal, plasma, EL, fluorescent element, etc. are arranged in a matrix is often used.

第６図に、例えば、テレビジョン受像機に於いて、表
示部として液晶を使った平面状パネル（以下、液晶パネ
ルと記す）を使った場合のこの液晶パネルを画像表示駆
動する従来のマトリクス駆動表示装置の構成を示す。FIG. 6 shows a conventional matrix drive for driving an image display of a liquid crystal panel in the case where a flat panel using liquid crystal as a display unit (hereinafter referred to as a liquid crystal panel) is used in a television receiver, for example. The structure of a display device is shown.

第６図に於いて、11は液晶パネルである。この液晶パ
ネル11は縦（行方向）横（列方向）に複数の電極を有
し、各電極の交点に画素が配置されている。12は列方向
（Ｘ）の駆動回路であり、液晶パネル11の列方向の画素
数分の出力端子を有する。各出力端子は、液晶パネル11
の列方向の電極線にそれぞれ接続されている。13は行方
向（Ｙ）の駆動回路であり、液晶パネル11の行方向の画
素数分の出力端子を有する。各出力端子はそれぞれ液晶
パネル11の行方向の電極線に接続されている。15は、端
子14に印加される映像信号に含まれる水平同期信号に周
期した水平駆動パルスHDや垂直同期信号に同期した垂直
駆動パルスVDに従って、上記液晶パネル11を表示駆動す
るための各種タイミング信号を発生する制御回路であ
る。In FIG. 6, 11 is a liquid crystal panel. The liquid crystal panel 11 has a plurality of electrodes vertically (in the row direction) and horizontally (in the column direction), and pixels are arranged at the intersections of the electrodes. A column-direction (X) drive circuit 12 has as many output terminals as the number of pixels in the column direction of the liquid crystal panel 11. LCD panel 11
Are connected to the electrode lines in the column direction. A drive circuit 13 in the row direction (Y) has as many output terminals as the number of pixels in the row direction of the liquid crystal panel 11. Each output terminal is connected to an electrode line in the row direction of the liquid crystal panel 11, respectively. Reference numeral 15 denotes various timing signals for driving the display of the liquid crystal panel 11 in accordance with a horizontal drive pulse HD that is synchronized with a horizontal sync signal included in a video signal applied to the terminal 14 and a vertical drive pulse VD that is synchronized with a vertical sync signal. Is a control circuit that generates

上記列方向の駆動回路12は、制御回路15から供給され
るクロックＸ−SCKに従って、映像信号を順次サンプリ
ングし、これを液晶パネル11の列方向の電極線に対して
左側の電極線から順次供給する。この処理が１行分の電
極線について終了すると、駆動回路12は水平同期パルス
HDによってリセットされ、次の行に対して再び同じ処理
を行なう。上記行方向の駆動回路13は、上記制御回路15
から与えられるクロックＹ−SCKに従って、液晶パネル1
1の行方向の電極線を上から順次１本ずつ駆動する。こ
れにより、駆動回路12でサンプリングされた映像信号
は、水平周期で順次１ライン下の行に供給されることに
なり、１枚の絵が形成されることになる。１番下の電極
線の駆動が済むと、駆動回路13は垂直駆動パルスVDによ
ってリセットされた後、再び、同じ処理を行なう。The column-direction drive circuit 12 sequentially samples the video signal in accordance with the clock X-SCK supplied from the control circuit 15, and sequentially supplies the video signal from the electrode line on the left side of the electrode line in the column direction of the liquid crystal panel 11. To do. When this processing is completed for the electrode lines for one row, the drive circuit 12 causes the horizontal synchronizing pulse.
It is reset by HD, and the same process is performed again on the next line. The drive circuit 13 in the row direction includes the control circuit 15
LCD panel 1 according to the clock Y-SCK given by
The electrode lines in the row direction 1 are sequentially driven one by one from the top. As a result, the video signal sampled by the drive circuit 12 is sequentially supplied to the row one line below in the horizontal cycle, and one picture is formed. When the driving of the bottom electrode line is completed, the drive circuit 13 is reset by the vertical drive pulse VD and then performs the same process again.

ところで、上記液晶パネル11としては、従来、製造プ
ロセス上の歩留りやコスト等の問題で、テレビジョン受
像機用の量産品として使う場合は、対角３〜４インチ程
度のものが使われている。また、画素数としては、各画
素の大きさによるきめの細かさやコスト上の問題から、
一般に、列方向で300〜500、行方向で200〜240に設定さ
れる。この場合、表示はノンインターレース方式に従っ
て行われる。このノンインターレース方式の表示はイン
ターレース方式の表示に比べ、行方向の解像度が低下す
るが、これは、対角が３〜４インチ程度の液晶パネル11
では、実際上、ほとんど問題とならない。By the way, as the liquid crystal panel 11, conventionally, when it is used as a mass-produced product for a television receiver due to problems such as yield and cost in a manufacturing process, a liquid crystal panel having a diagonal of about 3 to 4 inches is used. . Also, regarding the number of pixels, from the problem of fineness of texture and cost due to the size of each pixel,
Generally, it is set to 300 to 500 in the column direction and 200 to 240 in the row direction. In this case, the display is performed according to the non-interlaced method. The non-interlaced display has a lower resolution in the row direction than the interlaced display. This is because the diagonal is about 3 to 4 inches.
So, in practice, it doesn't matter.

ここで、第７図を用いて、ノンインターレース方式の
表示に於ける制御回路15の動作を説明する。なお、第７
図は制御回路15の具体的構成を示す回路図である。Here, the operation of the control circuit 15 in the non-interlaced display will be described with reference to FIG. The seventh
The figure is a circuit diagram showing a specific configuration of the control circuit 15.

第７図に於いて、21はカウンタであり、水平駆動パル
スHDが入力されるたびに１ずつカウントアップする。ま
た、そのカウント値は、垂直駆動パルスVDが入力される
たびにリセットされる。したがって、そのカウント出力
は、常に、１フィールドに於いて、現在走査している水
平走査ラインが何Ｈ目の水平走査ラインであるかを示
す。ここで、Ｈは水平走査期間を示す。In FIG. 7, reference numeral 21 is a counter, which counts up by 1 each time the horizontal drive pulse HD is input. The count value is reset every time the vertical drive pulse VD is input. Therefore, the count output always indicates what H-th horizontal scan line the horizontal scan line is currently scanning in one field. Here, H indicates a horizontal scanning period.

22はコンパレータである。このコンパレータ22は、上
記カウンタ21のカウント出力と行方向の表示開始位置を
示すデータVSDと比較し、両者が一致した時、一致検出
パルスを出力する。これにより、コンパレータ22から
は、カウンタ21がオーバースキャン分の水平走査ライン
をカウントした後、一致検出パルスが得られることにな
る。22 is a comparator. The comparator 22 compares the count output of the counter 21 with the data VSD indicating the display start position in the row direction, and when both match, outputs a match detection pulse. As a result, the coincidence detection pulse is obtained from the comparator 22 after the counter 21 has counted the horizontal scan lines for the overscan.

23は発振回路である。この発振回路23は、垂直同期パ
ルスHDと同期をとりながら、上記上記Ｘ−SCKと同じ周
波数のクロックを発生する。23 is an oscillation circuit. The oscillating circuit 23 generates a clock having the same frequency as the above X-SCK while synchronizing with the vertical synchronizing pulse HD.

24はカウンタであり、発振回路23のの出力クロックを
カウント入力としてカウントアップする。また、このカ
ウンタ24は水平駆動パルスHDによって、クリアされる。
したがって、このカウンタのカント位置を監視すること
により、１水平走査期間の走査位置を管理することがで
きる。Reference numeral 24 is a counter, which counts up the output clock of the oscillation circuit 23 as a count input. The counter 24 is cleared by the horizontal drive pulse HD.
Therefore, the scanning position of one horizontal scanning period can be managed by monitoring the cant position of this counter.

25はコンパレータである。このコンパレータ25は、上
記カウンタ24のカウント出力と行方向の表示開始位置を
示すデータHSDと比較し、両者が一致した時、一致検出
パルスを出力する。これにより、コンパレータ25から
は、カウンタ24がオーバースキャン分の画素数をカウン
トした後、一致検出パルスが得られることになる。25 is a comparator. The comparator 25 compares the count output of the counter 24 with the data HSD indicating the display start position in the row direction, and when both match, outputs a match detection pulse. As a result, the coincidence detection pulse is obtained from the comparator 25 after the counter 24 counts the number of pixels for the overscan.

26,27はフリップフロップ回路（FF）である。このフ
リップフロップ回路26,27のＱ出力はそれぞれ、対応す
るコンパレータ22,24から一致検出パルスが得られる
と、“H"レベルとなる。そして、この状態は、それぞれ
垂直同期パルスVD及び水平同期パルスHDによってクリア
される。つまり、フリップフロップ回路26のＱ出力は、
垂直ブランキング期間後の垂直表示開始タイミングで
“H"レベルとなり、この状態を次の垂直ブランキング期
間まで保持する。同様に、フリップフロップ回路27のＱ
出力は、水平ブランキング期間後の水平表示開始タイミ
ングで“H"レベルとなり、この状態を次の水平ブランキ
ング期間まで保持する。Reference numerals 26 and 27 are flip-flop circuits (FF). The Q outputs of the flip-flop circuits 26 and 27 become "H" level when the coincidence detection pulse is obtained from the corresponding comparators 22 and 24, respectively. Then, this state is cleared by the vertical synchronizing pulse VD and the horizontal synchronizing pulse HD, respectively. That is, the Q output of the flip-flop circuit 26 is
At the vertical display start timing after the vertical blanking period, the level becomes "H", and this state is held until the next vertical blanking period. Similarly, the Q of the flip-flop circuit 27
The output becomes "H" level at the horizontal display start timing after the horizontal blanking period, and this state is held until the next horizontal blanking period.

28,29はアンド回路である。アンド回路28は、フリッ
プフロップ回路26のＱ出力が“H"レベルの時、水平駆動
パルスHDをクロックＹ−SCKとして通す。したがって、
クロックＹ−SCKは、垂直表示期間のみ出力される。ア
ンド回路29は、フリップフロップ回路26のＱ出力が“H"
の時、発振回路23の出力クロックをクロックＸ−SCKと
して通す。したがって、クロックＸ−SCKは、水平表示
期間のみ出力される。これにより、駆動回路12,13のマ
トリクス電極数分のクロックを出力することができる。28 and 29 are AND circuits. The AND circuit 28 passes the horizontal drive pulse HD as the clock Y-SCK when the Q output of the flip-flop circuit 26 is at "H" level. Therefore,
The clock Y-SCK is output only during the vertical display period. In the AND circuit 29, the Q output of the flip-flop circuit 26 is "H".
At this time, the output clock of the oscillation circuit 23 is passed as the clock X-SCK. Therefore, the clock X-SCK is output only during the horizontal display period. As a result, it is possible to output as many clocks as the number of matrix electrodes of the drive circuits 12 and 13.

ノンインターレース方式の表示を実現するための制御
回路15の構成は上述したようなものである。The structure of the control circuit 15 for realizing the display of the non-interlace system is as described above.

ところで、最近、液晶パネル11の製造技術の向上によ
り、対角６〜10インチ程度の比較的大画面の液晶パネル
11の製造が可能となってきた。この場合、通常のテレビ
ジョン受像機では、行方向の画素数を440〜480とするこ
とで、 NTSC方式に於けるインターレース方式の表示が可能であ
る。これにより、表示部としてブラウン管を使ったテレ
ビジン受像機並みの垂直解像度を実現することができ
る。By the way, recently, due to improvement in manufacturing technology of the liquid crystal panel 11, a liquid crystal panel having a relatively large screen with a diagonal size of 6 to 10 inches
11 can be manufactured. In this case, in a normal television receiver, by setting the number of pixels in the row direction to 440 to 480, the interlaced display in the NTSC system can be displayed. As a result, it is possible to realize a vertical resolution comparable to that of a television receiver using a cathode ray tube as a display unit.

しかし、液晶パネル11を駆動して画像を表示する場
合、ブラウン管内で電子ビーム走査して画像を表示する
場合と異なり、最上部の行から１行おきに駆動するか、
２番目の行から１行おきに駆動するかを明確にする必要
がある。つまり、フィールドごとの相関、いわば、奇数
フィールドと偶数フィールドの判別が必要となる。も
し、あるフィールドでｍ（ｍは正の整数）Ｈ目の映像信
号によりｎ（ｎは正の整数）ライン目の行を駆動し、次
のフィールドでmH目の映像信号をｎ−１ライン目の行を
駆動した場合、前のフィールドと後のフィールドの絵が
１ライン分食い違い、上下方向におかしな絵となる可能
性がある。この様子を第８図（ａ），（ｂ）に示す。第
８図（ｂ）は正常な画像を示し、同図（ａ）は偶数行と
奇数行に映像信号を逆に与えた場合を示す。However, when the liquid crystal panel 11 is driven to display an image, unlike the case of displaying an image by scanning an electron beam in a cathode ray tube, driving is performed every other row from the top row, or
It is necessary to clarify whether to drive every other row from the second row. In other words, it is necessary to correlate each field, that is, to distinguish between an odd field and an even field. If in a certain field, the mth (m is a positive integer) Hth video signal drives the row of the nth (n is a positive integer) line, and in the next field, the mHth video signal is driven to the n-1th line. When the row is driven, the picture in the front field and the picture in the rear field may be misaligned by one line, resulting in a strange picture in the vertical direction. This state is shown in FIGS. 8 (a) and 8 (b). FIG. 8 (b) shows a normal image, and FIG. 8 (a) shows the case where the video signals are given to the even-numbered rows and the odd-numbered rows in reverse.

したがって、正常な絵を得るには、テレビジョン受像
機に於けるフィールド間のＨの駆動位置相関、または、
フィールドの偶数、奇数の判別を正確に行なう必要があ
るが、この判別は、以下の理由により容易でないことが
一般に知られているため、この判別により、上記問題を
解決することは難しい。Therefore, in order to obtain a normal picture, the driving position correlation of H between fields in the television receiver, or
It is necessary to accurately determine whether the field is even or odd, but it is generally known that this determination is not easy because of the following reasons. Therefore, it is difficult to solve the above problem by this determination.

（１）家庭用のコンピュータ、文字多重放送、ビデオ
テックスシステムのアダプタ等のように、フレームメモ
リを用いた比較的低解像度の装置に於いては、ラインフ
リッカを低減する目的で、わざとインターレースを悪く
している。つまり、２つのフィールド間に於いては、Ｈ
が1/2ずれておらず、映像信号をほぼ同じタイミングで
発生するものがある。(1) In a relatively low resolution device using a frame memory, such as a home computer, a character multiplex broadcasting, an adapter of a videotex system, etc., interlacing is intentionally deteriorated for the purpose of reducing line flicker. are doing. That is, between two fields, H
There is one that does not shift by 1/2 and generates video signals at almost the same timing.

（２）通常、上記水平同期パルスHD、垂直同期パルス
VDは、映像信号から水平同期信号を分離することにより
作られるが、弱電界等の悪条件では、垂直同期パルスVD
を再生する同期分離部は大きな時定数の容量を用いてい
るため、垂直同期パルスの発生タイミングが遅れる場合
が多い。このため、垂直同期パルスHDと水平同期パルス
VDとの位相関係を明確に定めることは不可能に近い。(2) Normally, the above horizontal sync pulse HD and vertical sync pulse
VD is created by separating the horizontal sync signal from the video signal, but under adverse conditions such as a weak electric field, the vertical sync pulse VD
Since the sync separation unit that reproduces the signal has a large time constant capacity, the vertical sync pulse generation timing is often delayed. Therefore, the vertical sync pulse HD and the horizontal sync pulse
It is almost impossible to define the phase relationship with VD clearly.

（３）ビデオテープレコーダやビデオディスク等の特
殊再生（早送り再生、巻戻し再生、静止画再生等）時
は、再生信号に含まれる同期信号は、NTSC方式の標準的
な同期信号とは、周期、位相が相違している。(3) During special playback (fast-forward playback, rewind playback, still image playback, etc.) of video tape recorders, video discs, etc., the sync signal included in the playback signal is a cycle different from the standard NTSC sync signal. , The phases are different.

また、液晶パネル11に駆動回路12,13や制御回路14を
組み込んで液晶パネルモジュールを構成し、これを表示
部としてブラウン管を有するテレビジョン受像機に接続
することにより、ブラン管及び液晶パネルのいずれも使
用可能な汎用性のあるシステムを考えた場合、ブラウン
管を使ったテレビジョン受像機ではもともと水平同期パ
ルスHD、垂直同期パルスの関係がまちまちであるため、
どのセットのテレビジョン受像機にも、液晶パネルモジ
ュールを接続することができるとは限らない。Further, by forming the liquid crystal panel module by incorporating the drive circuits 12 and 13 and the control circuit 14 into the liquid crystal panel 11, and connecting this to a television receiver having a cathode ray tube as a display unit, any of the blank tube and the liquid crystal panel can be obtained. When considering a versatile system that can also be used, since the relationship between the horizontal sync pulse HD and the vertical sync pulse is originally different in a television receiver using a cathode ray tube,
It is not always possible to connect a liquid crystal panel module to every set of television receivers.

また、液晶に映像信号を供給する場合、一定の周期で
映像信号の極性を変えないと、液晶が劣化してしまう
が、フィールドの判別を誤り、常に同じラインの行のみ
に映像信号を与えると、映像信号の極性を変えているに
もかかわらず、この行には常に同じ極性の映像信号が与
えられることになり、液晶が劣化してしまう。When supplying a video signal to the liquid crystal, if the polarity of the video signal is not changed at a constant cycle, the liquid crystal deteriorates. However, if the field is erroneously determined and the video signal is always given only to the same line row, Even though the polarity of the video signal is changed, the video signal of the same polarity is always applied to this row, and the liquid crystal deteriorates.

（発明が解決しようとする問題点） 以上述べたように表示部として液晶パネル等を使って
インターレース走査を行なう場合、フィールドの判別を
行なう必要があるが、この判別が難しいため、従来のマ
トリクス駆動表装置に於いては、正常な画像を再生する
ことができなくなったり、液晶の劣化を招く恐れがある
等の問題があった。(Problems to be Solved by the Invention) As described above, when interlaced scanning is performed by using a liquid crystal panel or the like as a display unit, it is necessary to determine a field. In the front device, there are problems that normal images cannot be reproduced and the liquid crystal is deteriorated.

そこで、この発明は、液晶パネル等を使った表示部で
インターレース走査を行なう場合であっても、常に正常
な画像を表示することができるようにするとともに、液
晶の劣化等を防ぐことができるマトリクス駆動表示装置
を提供することを目的とする。Therefore, according to the present invention, it is possible to always display a normal image even when performing interlaced scanning on a display section using a liquid crystal panel or the like, and to prevent deterioration of the liquid crystal or the like. An object is to provide a drive display device.

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するためこの発明は、正確なフィール
ド判別は不可能に近いため、これを行なうことはせず、
あるフィールドのｍ番目の水平走査期間が垂直同期パル
スからどのくらいの時間遅れて現われたかを記憶し、そ
のフィールドでは、１ライン目から順次奇数ラインの行
に映像信号を与え、次のフィールドでは、垂直同期パル
スから上記記憶した時間以降に現われた水平同期パルス
に従って偶数ラインの行に映像信号を供給するようにし
たものである。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above-mentioned object, the present invention does not perform accurate field discrimination, and therefore does not do so.
It is stored how much time the mth horizontal scanning period of a certain field appears after the vertical synchronizing pulse, and in that field, the video signal is sequentially applied to the rows of the odd lines from the first line, and in the next field, the vertical scanning is performed. The video signal is supplied to the even-numbered lines in accordance with the horizontal synchronizing pulse appearing after the stored time from the synchronizing pulse.

（作用） 上記構成によれば、１ライン目の行から始まって奇数
ラインの行には、奇数フィールド、偶数フィールドのど
ちらの映像信号が供給されるかは定かではないが、２ラ
イン目の行には必ず１ライン目の行の下に来るべき映像
信号が次のフィールドで供給されることになる。したが
って、奇数ラインと偶数ラインの絵の上下関係が逆にな
ることがなく、正確な画像表示が可能となる。また、各
行には、常に、１フィールドごとに極性の異なる映像信
号が与えられることになるので、液晶の劣化も生じな
い。(Operation) According to the above configuration, it is not clear which of the odd field video signal and the even field video signal is supplied to the odd line row starting from the first line row, but the second line row In this case, a video signal which should come under the first line is always supplied in the next field. Therefore, the vertical relationship between the pictures of the odd-numbered lines and the pictures of the even-numbered lines is not reversed, and accurate image display is possible. Further, since video signals having different polarities are always applied to each row in each field, deterioration of the liquid crystal does not occur.

（実施例） 以下、図面を参照してこの発明の実施例を詳細に説明
する。Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.

第１図はこの発明の一実施例の構成を示す回路図であ
る。FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention.

第１図に於いて、31は液晶パネルである。 In FIG. 1, 31 is a liquid crystal panel.

32はこの液晶パネル31の列方向の画素を駆動する駆動回
路で、各出力端子が液晶パネル31の列方向の電極線に接
続されている。この駆動回路32は後述する制御回路35か
ら与えれるクロックＸ−SCKに従って映像信号をサンプ
リングし、液晶パネル31の列方向の画素分のサンプリン
グデータを得た時点で水平同期パルスHDによりリセット
される。33,34は液晶パネル31の左右両側に設けられた
行方向の駆動回路である。駆動回路33の各出力端子は、
奇数ラインの行の電極線に接続されている。一方、駆動
回路34の各出力端子は、偶数ラインの行の電極線に接続
されている。また、駆動回路33は制御回路35から出力さ
れるクロックＹ−SCK1に従って順次奇数ラインの行を駆
動する。。一方、駆動回路34は、制御回路ら出力される
SCK2に従って順次偶数ラインの行を駆動する。上記制御
回路35は、あるフィールドに於いて、垂直同期パルスVD
からｍ番目の水平走査期間以降の水平同期パルスHDを上
記クロックＹ−SCK1として駆動回路33に供給する。ま
た、この制御回路35は上記フィールドに於ける上記垂直
同期パルスVDか上記ｍ番目の水平走査期間までの時間情
報を検出してこれを保持する。そして、次のフィールド
では、この時間情報に従って、垂直同期パルスVDから
（ｍ＋１）番目の水平走査期間以降の水平同期パルスHD
を上記駆動回路34に上記クロックＹ−SCK2として供給す
る。したがって、クロックＹ−SCK1が出力されるフィー
ルドでは、奇数行の画素に映像信号が与えられる。一
方、クロックＹ−SCK2が出力されるフィールドでは、偶
数行の画素に映像信号が与えられる。これにより、液晶
パネル31はインターレース走査されることになる。Reference numeral 32 denotes a drive circuit for driving pixels in the column direction of the liquid crystal panel 31, each output terminal being connected to an electrode line in the column direction of the liquid crystal panel 31. The drive circuit 32 samples the video signal in accordance with a clock X-SCK supplied from a control circuit 35 described later, and is reset by the horizontal synchronizing pulse HD when sampling data for pixels in the column direction of the liquid crystal panel 31 is obtained. Reference numerals 33 and 34 denote row-direction drive circuits provided on the left and right sides of the liquid crystal panel 31. Each output terminal of the drive circuit 33 is
It is connected to the electrode lines in the odd-numbered rows. On the other hand, each output terminal of the drive circuit 34 is connected to the electrode lines of even-numbered rows. Further, the drive circuit 33 sequentially drives the rows of odd lines according to the clock Y-SCK1 output from the control circuit 35. . On the other hand, the drive circuit 34 is output from the control circuit.
Rows of even-numbered lines are sequentially driven according to SCK2. The control circuit 35 controls the vertical sync pulse VD in a certain field.
The horizontal synchronizing pulse HD after the m-th horizontal scanning period is supplied to the drive circuit 33 as the clock Y-SCK1. Further, the control circuit 35 detects and holds the vertical synchronizing pulse VD in the field or time information up to the m-th horizontal scanning period. Then, in the next field, according to this time information, the horizontal synchronizing pulse HD after the (m + 1) th horizontal scanning period from the vertical synchronizing pulse VD
Is supplied to the drive circuit 34 as the clock Y-SCK2. Therefore, in the field where the clock Y-SCK1 is output, the video signal is applied to the pixels in the odd rows. On the other hand, in the field where the clock Y-SCK2 is output, the video signal is applied to the pixels in the even rows. As a result, the liquid crystal panel 31 is interlaced scanned.

第２図に上記制御回路35の具体的構成を示す。 FIG. 2 shows a specific configuration of the control circuit 35.

第２図に於いて、41はカウンタであり、水平周波数fHの
８倍の周波数を有するクロックCKをカウント用クロック
とし、垂直同期パルスVDによってフィールドごとにリセ
ットされる。42はコンパレータであり、上記カウンタ41
のカウント出力を一方入力Ａとし、後述するセレクタ43
の選択出力を他方入力Ｂとして両者が一致したとき、
“L"レベルとなる一致検出パルスを出力する。上記セレ
クタ43は、２つの入力A,Bのうち、選択制御入力SELが
“L"レベルのときは一方の入力Ａを選択し、“H"レベル
のときは他方の入力Ｂを選択する。そして、この選択出
力を上記コンパレータ42に他方の入力Ｂとして供給す
る。ここで、セレクタ43の他方の入力Ｂは固定値であ
り、10進で例えば“8"に設定されている。44はラッチ回
路であり、入力としては、上記カウンタ41のカウント出
力が供給されている。In FIG. 2, reference numeral 41 denotes a counter, which uses a clock CK having a frequency eight times the horizontal frequency fH as a count clock and is reset for each field by a vertical synchronizing pulse VD. 42 is a comparator, and the counter 41
The count output of is set to one input A, and the selector 43 described later is used.
When the selected output of is the other input B and both match,
Outputs a match detection pulse that goes to "L" level. Of the two inputs A and B, the selector 43 selects one input A when the selection control input SEL is at "L" level, and selects the other input B when it is at "H" level. Then, the selected output is supplied to the comparator 42 as the other input B. Here, the other input B of the selector 43 is a fixed value and is set to, for example, "8" in decimal. Reference numeral 44 is a latch circuit, and the count output of the counter 41 is supplied as an input.

45はフリップフロップ回路であり、クロック入力とし
て上記コンパレータ42の一致検出パルスが供給されてい
る。したがって、このフリップフロップ回路45は、カウ
ンタ41のカウント出力とセレクタ43の選択出力が一致し
てから、カウンタ41が１だけカウントアップし、一致検
出パルスが“L"レベルから“H"レベルに切り変わったタ
イミングで“H"レベルのＤ入力をラッチし、これを出力
する。そして、この状態は、垂直同期パルスVDによって
リセットされる。46もフリップフロップ回路である。こ
のフリップフロップ回路46は、垂直同期パルスVDをイン
バータ48で反転したパルスをクロック入力とし、その
出力をＤ入力とする。これにより、このフリップフロッ
プ回路46は、垂直同期パルスVDが入力されるたびに出力
が反転する。また、このフリップフロップ回路46の出
力は、さらに、上記セレクタ43の選択制御出力として使
われる。したがって、このセレクタ46の選択出力は、垂
直同期パルスVDが入力されるたびに切り変えられる。47
もフリップフロップ回路である。このフリップフロップ
回路47は“H"レベルの信号をＤ入力とし、垂直同期パル
スVDの反転出力をクリア入力としているため、クロック
入力があるたびにＱ出力が“H"レベルとなり、この状態
は、垂直同期パルスVDが出力されるたびにリセットされ
る。このフリップフロップ回路47のＱ出力は、上記ラッ
チ回路44のにラッチパルスとして与えられる。したがっ
て、このラッチ回路44のラッチデータは、垂直同期パル
スVDが出力されるたびに更新される。A flip-flop circuit 45 is supplied with the coincidence detection pulse of the comparator 42 as a clock input. Therefore, in the flip-flop circuit 45, the counter 41 counts up by 1 after the count output of the counter 41 and the selection output of the selector 43 match, and the match detection pulse is switched from the “L” level to the “H” level. At a different timing, the "H" level D input is latched and output. Then, this state is reset by the vertical synchronizing pulse VD. 46 is also a flip-flop circuit. The flip-flop circuit 46 receives a pulse obtained by inverting the vertical synchronizing pulse VD by the inverter 48 as a clock input, and outputs the output as a D input. As a result, the output of the flip-flop circuit 46 is inverted every time the vertical synchronizing pulse VD is input. The output of the flip-flop circuit 46 is further used as the selection control output of the selector 43. Therefore, the selection output of the selector 46 is switched every time the vertical synchronizing pulse VD is input. 47
Is also a flip-flop circuit. Since this flip-flop circuit 47 receives the "H" level signal as the D input and the inverted output of the vertical synchronizing pulse VD as the clear input, the Q output becomes the "H" level every time there is a clock input. It is reset every time the vertical sync pulse VD is output. The Q output of the flip-flop circuit 47 is given to the latch circuit 44 as a latch pulse. Therefore, the latch data of the latch circuit 44 is updated every time the vertical synchronizing pulse VD is output.

49はアンド回路である。このアンド回路49は、フリッ
プフロップ回路45のＱ出力が“H"レベルのとき、水平同
期パルスHDを出力する。したがって、アンド回路49は、
コンパレータ42から一致検出パルスが得られた後、カウ
ンタ41のカウント出力が“1"だけアップして次に垂直同
期パルスVDが出力されるまで水平同期パルスHDを出力す
る。50,51もアンド回路である。これらアンド回路50,51
はともに上記アンド回路49の出力を一方入力とし、他方
入力としては、アンド回路50は、上記フリップフロップ
回路46の出力を、アンド回路51は同じくＱ出力を与え
られる。これにより、アンド回路49の出力は、フリップ
フロップ回路46の出力の極性いかんにかかわらず、アン
ド回路50あるいは51のいずれか一方から出力される。す
なわち、フリップフロップ回路46の出力が“H"レベル
であれば、アンド回路49の出力はアンド回路50から出力
され、Ｑ出力が“H"レベルであれば、アンド回路51から
出力される。アンド回路50の出力がクロックＹ−SCK1で
あり、アンド回路51の出力をクロックＹ−SCK2である。49 is an AND circuit. The AND circuit 49 outputs the horizontal synchronizing pulse HD when the Q output of the flip-flop circuit 45 is at "H" level. Therefore, the AND circuit 49
After the coincidence detection pulse is obtained from the comparator 42, the count output of the counter 41 increases by "1" and the horizontal synchronizing pulse HD is output until the vertical synchronizing pulse VD is output next. 50 and 51 are also AND circuits. These AND circuits 50,51
And the output of the AND circuit 49 as one input, and the AND circuit 50 is given the output of the flip-flop circuit 46 and the AND circuit 51 is also given the Q output as the other input. As a result, the output of the AND circuit 49 is output from either the AND circuit 50 or 51 regardless of the polarity of the output of the flip-flop circuit 46. That is, if the output of the flip-flop circuit 46 is "H" level, the output of the AND circuit 49 is output from the AND circuit 50, and if the Q output is "H" level, it is output from the AND circuit 51. The output of the AND circuit 50 is the clock Y-SCK1, and the output of the AND circuit 51 is the clock Y-SCK2.

52はインバータである。このインバータ52は上記アン
ド回路49の出力を反転してフリップフロップ回路47にク
ロック入力として供給する。これにより、フリップフロ
ップ回路49は、垂直同期パルスVDの反転出力によってリ
セットされた後の最初の水平同期パルスHDのタイミング
でセット状態とされ、この状態を次に垂直同期パルスVD
が出力されるまで保持する。52 is an inverter. The inverter 52 inverts the output of the AND circuit 49 and supplies it to the flip-flop circuit 47 as a clock input. As a result, the flip-flop circuit 49 is set to the set state at the timing of the first horizontal synchronizing pulse HD after being reset by the inverted output of the vertical synchronizing pulse VD, and this state is set next to the vertical synchronizing pulse VD.
Hold until is output.

上記構成に於いて第３図及び第４図のタイミングチャ
ートを参照しながら動作を説明する。The operation of the above structure will be described with reference to the timing charts of FIGS. 3 and 4.

第３図は、フリップフロップ回路46のＱ出力が“H"レ
ベルにある状態に於いて、垂直同期パルスVDが入力さ
れ、その立ち下がりのタイミングでフリップフロップ回
路46の出力の極性が反転した状態を示すものである。こ
の垂直同期パルスVDの入力によりカウンタ41のカウント
出力は“0"に設定される。そして、この状態よりクロッ
クCKをカウントすることにより、1,2,3…とカウントア
ップしていく。また、フリップフロップ回路46のＱ出力
が“H"レベルであるため、セレクタ43はＢ入力である
“8"が出力される。これにより、カウンタ41の出力が
“８になったとき、コンパレータ42の出力は“L"にな
る。そして、次の９番目のクロックCKにより、カウンタ
41のカウント出力が“9"になると、コンパレータ42の出
力は“H"に戻る。このコンパレータ42の出力の立上がり
のタイミングで、フリップフロップ回路45に“H"レベル
のデータがラッチされるので、水平同期パルスHDがアン
ド回路49を通る。そして、アンド回路49を最初に通過し
た水平同期パルスHDの立ち下がりのタイミングで、フリ
ップフロップ回路47のＱ出力が“H"レベルになる。この
Ｑ出力の立上がりのタイミングでカウンタ41のカウント
出力がアラッチ回路44にラッチされる。第３図では、カ
ウント値“14"がラッチされる。以降、次の垂直同期パ
ルスVDが出力されるまでは、アンド回路49より水平同期
パルスHDが出力される。この時、フリップフロップ回路
46の出力が“H"レベルにあるから、アンド回路49から
出力される水平同期パルスHDは、アンド回路50からクロ
ックＹ−SCK1としてして出力される。この時、アンド回
路51の出力は“L"レベルのままである。FIG. 3 shows a state in which the vertical synchronizing pulse VD is input while the Q output of the flip-flop circuit 46 is at the “H” level, and the polarity of the output of the flip-flop circuit 46 is inverted at the falling timing. Is shown. The count output of the counter 41 is set to "0" by the input of the vertical synchronizing pulse VD. Then, by counting the clock CK from this state, the count is incremented to 1, 2, 3, .... Further, since the Q output of the flip-flop circuit 46 is at "H" level, the selector 43 outputs "8" which is the B input. As a result, when the output of the counter 41 becomes “8”, the output of the comparator 42 becomes “L”. Then, the counter is driven by the next ninth clock CK.
When the count output of 41 becomes "9", the output of the comparator 42 returns to "H". At the rising timing of the output of the comparator 42, the “H” level data is latched in the flip-flop circuit 45, so that the horizontal synchronizing pulse HD passes through the AND circuit 49. Then, the Q output of the flip-flop circuit 47 becomes "H" level at the timing of the fall of the horizontal synchronizing pulse HD which first passed through the AND circuit 49. The count output of the counter 41 is latched by the latch circuit 44 at the rising timing of the Q output. In FIG. 3, the count value "14" is latched. Thereafter, the AND circuit 49 outputs the horizontal synchronizing pulse HD until the next vertical synchronizing pulse VD is output. At this time, the flip-flop circuit
Since the output of 46 is at "H" level, the horizontal synchronizing pulse HD output from the AND circuit 49 is output as the clock Y-SCK1 from the AND circuit 50. At this time, the output of the AND circuit 51 remains at "L" level.

第４図は第３図の状態から次の垂直同期パルスVDが入
力された状態を示すものである。FIG. 4 shows a state where the next vertical synchronizing pulse VD is input from the state of FIG.

まず、この垂直同期パルスVDにより、カウンタ41、フ
リップフロップ回路45,47がリセットされる。また、フ
リップフロップ回路46のＱ出力は反転して“H"レベルと
なる。これにより、セレクタ43はＡ入力であるラッチ回
路44のラッチデータを選択する。したがって、コンパレ
ータ42からは、カウンタ41のカウント出力が“14"にな
ったとき、一致パルスが出力される。これにより、これ
以降の水平同期パルスHDがアンド回路49を通る。そし
て、この水平同期パルスHDは今度は、アンド回路51から
クロックＹ−SCK2として出力される。この時、アンド回
路50の出力は“L"レベルである。また、ラッチ回路44に
は“18"ラッチされるが、次のフィールドでは、セレク
タ43は固定アドレスデータ“8"を選択するので、第３図
の動作がなされる。First, the vertical synchronizing pulse VD resets the counter 41 and the flip-flop circuits 45 and 47. Further, the Q output of the flip-flop circuit 46 is inverted and becomes "H" level. As a result, the selector 43 selects the latch data of the latch circuit 44 which is the A input. Therefore, the comparator 42 outputs a coincidence pulse when the count output of the counter 41 becomes "14". As a result, the subsequent horizontal synchronizing pulse HD passes through the AND circuit 49. Then, this horizontal synchronizing pulse HD is output from the AND circuit 51 as the clock Y-SCK2. At this time, the output of the AND circuit 50 is at "L" level. Although the latch circuit 44 latches "18", the selector 43 selects the fixed address data "8" in the next field, so that the operation of FIG. 3 is performed.

以上述べたように、アンド回路50からは、垂直同期パ
ルスVDの立ち下がりタイミングから一定時間（ここで
は、水平周波数fHのパルスのパルス幅、つまり、カウン
タ41のカウント値が“8"）経過後に水平同期パルスHDを
出力され、次のフィールドでは出力されない。一方、ア
ンド回路51からは、アンド回路50から水平同期パルスHD
が出力されているフィールドでは水平同期パルスHDは出
力されず、次のフィールドに於いて、アンド回路50から
最初に水平同期パルスHDが出力されるタイミングよりは
遅いタイミングで、水平同期パルスHDが出力される。こ
の時、アンド回路50からは、水平同期パルスHDは出力さ
れない。As described above, from the AND circuit 50, after a certain time (here, the pulse width of the pulse of the horizontal frequency fH, that is, the count value of the counter 41 is “8”) has elapsed from the falling timing of the vertical synchronization pulse VD. The horizontal sync pulse HD is output and is not output in the next field. On the other hand, from the AND circuit 51, the horizontal sync pulse HD from the AND circuit 50.
In the field where is output, the horizontal sync pulse HD is not output, and in the next field, the horizontal sync pulse HD is output at a timing later than the timing at which the AND circuit 50 first outputs the horizontal sync pulse HD. To be done. At this time, the horizontal synchronizing pulse HD is not output from the AND circuit 50.

よって、１フィールドで考えた場合、クロックＹ−SC
K2の方がＹ−SCK1の方よりも遅いタイミングで出力され
る始める。Therefore, when considering one field, the clock Y-SC
K2 starts outputting at a timing later than Y-SCK1.

第５図に、垂直同期パルスVDとクロックＹ−SCK1,Y−
SCK2の関係を示す。Fig. 5 shows the vertical sync pulse VD and clocks Y-SCK1, Y-
The relationship of SCK2 is shown.

以上述べたこの実施例によれば次のような効果があ
る。According to this embodiment described above, there are the following effects.

前にも説明したように、この発明は、奇数フィールド
と偶数フィールドを判別することを目的としているので
はないので、奇数行の画素に偶数フィールドの映像信号
が供給されることもある。しかしながら、次のフィール
ドでは、必ず、１ライン下の行より映像信号が供給され
るので、先の第８図（ｂ）に示すように、絵がおかしく
なることはない。また、同期が連続している限りはこの
状態を続けることができるので、画像を安定に表示する
ことが可能である。但し、同期がチャンネル切換えで不
連続になった時は、奇数フィールドと偶数フィールド
で、映像信号が供給される行が反対になることがある。
この場合、1H分絵が上下にずれるが、これは、チャンネ
ル切換え、ビデオテープレコーダでの再生から早送りへ
の切換え、入力信号の切換え時等、全く違う映像信号が
入力される場合であるから問題はない。As described above, the present invention is not intended to distinguish between an odd field and an even field, and thus an even field video signal may be supplied to pixels in an odd row. However, in the next field, since the video signal is always supplied from the row one line below, the picture does not become strange as shown in FIG. 8 (b). Further, since this state can be continued as long as the synchronization is continuous, the image can be stably displayed. However, when the synchronization becomes discontinuous due to channel switching, the rows to which the video signal is supplied may be opposite in the odd field and the even field.
In this case, the picture for 1H shifts up and down, but this is a problem when a completely different video signal is input, such as when switching channels, switching from playback on a video tape recorder to fast-forwarding, when switching input signals, etc. There is no.

以上この発明の一実施例を詳細に説明したが、この発
明はこのような実施例に限定されるものではなく、他に
も、発明の要旨を逸脱しない範囲で種々様々変形実施可
能なことは勿論である。Although one embodiment of the present invention has been described in detail above, the present invention is not limited to such an embodiment, and other various modifications can be made without departing from the scope of the invention. Of course.

［発明の効果］ 以上述べたようにこの発明のよれば、液晶パネル等の
マトリクス状表示部をインターレース走査する場合に、
画像を正常に表示することができ、表示部としてブラウ
ン管を用いた装置並の解像度の実現に寄与することがで
きる。[Effects of the Invention] As described above, according to the present invention, when interlaced scanning is performed on a matrix display unit such as a liquid crystal panel,
The image can be displayed normally, and it can contribute to the realization of a resolution comparable to that of an apparatus using a cathode ray tube as a display unit.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図に示す制御回路35の具体的構成の一例を示す
回路図、第３図及び第４図は第２図の動作を説明するた
めのタイミングチャート、第５図は第１図の動作を説明
するためのタイミングチャート、第６図は従来のマトリ
クス駆動表示装置の全体的な構成を示す回路図、第７図
は第６図に示す制御回路15の具体的構成のを示す回路
図、第８図は従来の問題を説明するための図である。 31……液晶パネル、32,33,34……駆動回路、35……制御
回路、41……カウンタ、42……コンパレータ、43……セ
レクタ、44……ラッチ回路、45,46,47……フリップフロ
ップ回路、48,52……インバータ、49,50,51……アンド
回路。FIG. 1 is a circuit diagram showing the structure of an embodiment of the present invention, and FIG.
FIG. 4 is a circuit diagram showing an example of a concrete configuration of the control circuit 35 shown in FIG. 1, FIGS. 3 and 4 are timing charts for explaining the operation of FIG. 2, and FIG. 6 is a timing chart for explaining the operation, FIG. 6 is a circuit diagram showing an overall configuration of a conventional matrix drive display device, and FIG. 7 is a circuit diagram showing a specific configuration of the control circuit 15 shown in FIG. , FIG. 8 is a diagram for explaining a conventional problem. 31 …… liquid crystal panel, 32,33,34 …… driving circuit, 35 …… control circuit, 41 …… counter, 42 …… comparator, 43 …… selector, 44 …… latch circuit, 45,46,47 …… Flip-flop circuit, 48, 52 ... Inverter, 49, 50, 51 ... AND circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】列方向の複数の電極線と行方向の複数の電
極線の各交点に画素を配置してなるマトリクス状表示部
と、 このマトリクス状表示部の列方向の画素を駆動する列駆
動手段と、 水平周期の第１のクロックに従って上記マトリクス状表
示部の行方向の画素のうち、奇数行の画素を順次駆動す
る第１の行駆動手段と、 水平周期の第２のクロックに従って上記マトリクス状表
示部の行方向の画素のうち、偶数行の画素を順次駆動す
る第２の行駆動手段と、 第１のフィールドに於いて、垂直同期パルスからｍ（ｍ
は正の整数）番目の水平走査期間以降の水平同期パルス
を上記第１のクロックとして上記第１の行駆動手段に供
給する第１のクロック供給手段と、 上記第１のフィールドに於ける上記垂直同期パルスから
上記ｍ番目の水平走査期間までの時間情報を検出する時
間情報検出手段と、 この時間情報検出手段によって検出された時間情報を保
持する時間情報保持手段と、 第２のフィールドに於いて、上記時間情報保持手段に保
持された時間情報に従って、（ｍ＋１）番目の水平走査
期間以降の水平同期パルスを上記第２のクロックとして
上記第２の行駆動手段に供給する第２のクロック供給手
段とを具備するように構成されていることを特徴とする
マトリクス表示駆動装置。1. A matrix-shaped display section in which pixels are arranged at respective intersections of a plurality of column-direction electrode lines and a plurality of row-direction electrode lines, and a column for driving pixels in the column-direction of the matrix-type display section. Drive means, first row drive means for sequentially driving pixels in odd-numbered rows of pixels in the row direction of the matrix display section according to a first horizontal period clock, and the second row drive clock according to a second horizontal period clock Of the pixels in the row direction of the matrix-shaped display section, second row driving means for sequentially driving the pixels in even rows, and m (m) from the vertical synchronizing pulse in the first field.
Is a positive integer) first horizontal clock pulse after the horizontal scanning period and is used as the first clock for the first row driving means, and the vertical clock in the first field. In a second field, a time information detecting means for detecting time information from the sync pulse to the m-th horizontal scanning period, a time information holding means for holding the time information detected by the time information detecting means, and a second field. Second clock supply means for supplying a horizontal synchronizing pulse after the (m + 1) th horizontal scanning period to the second row driving means as the second clock according to the time information held in the time information holding means. And a matrix display driving device.