JP2561071B2 - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JP2561071B2 JP2561071B2 JP13050785A JP13050785A JP2561071B2 JP 2561071 B2 JP2561071 B2 JP 2561071B2 JP 13050785 A JP13050785 A JP 13050785A JP 13050785 A JP13050785 A JP 13050785A JP 2561071 B2 JP2561071 B2 JP 2561071B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明はMOS型半導体メモリ装置に関するものであ
る。
る。
（従来技術） 従来の半導体メモリ装置では、ポリシリコンパターン
によるゲート電極を形成した後、このゲート電極をマス
クとしてスルフアライメント（self−alignment）法に
よりソース領域とドレイン領域とが形成される。
によるゲート電極を形成した後、このゲート電極をマス
クとしてスルフアライメント（self−alignment）法に
よりソース領域とドレイン領域とが形成される。
第５図（Ａ）及び同図（Ｂ）は従来の半導体メモリの
ROMを表わす。同図（Ａ）は平面図（メタル配線の図示
は省略されている）、同図（Ｂ）は同図（Ａ）のＡ−
Ａ′線断面図である。パッシベーション膜の図示は省略
されている。
ROMを表わす。同図（Ａ）は平面図（メタル配線の図示
は省略されている）、同図（Ｂ）は同図（Ａ）のＡ−
Ａ′線断面図である。パッシベーション膜の図示は省略
されている。
２はＰ型シリコン基板、３はフィールド酸化膜、４は
ソース領域、６はドレイン領域であり、８はゲート電極
を兼ねるポリシリコンのワードラインである。10は絶縁
膜としてのPSG（リンシリコンガラス）膜、12はPSG膜10
にあけられたコンタクトホールによりドレイン領域６と
メタル配線とを接続するコンタクト、14はメタル配線で
ある。
ソース領域、６はドレイン領域であり、８はゲート電極
を兼ねるポリシリコンのワードラインである。10は絶縁
膜としてのPSG（リンシリコンガラス）膜、12はPSG膜10
にあけられたコンタクトホールによりドレイン領域６と
メタル配線とを接続するコンタクト、14はメタル配線で
ある。
同図（Ａ）中で鎖線で囲まれた領域16が１個のメモリ
トランジスタ領域を表わす。
トランジスタ領域を表わす。
このメモリ装置では、拡散配線（ソース領域４）とワ
ードライン８は交差しない。そして、同図（Ａ）から明
らかなように、２個のメモリトランジスタに対し１個の
割合でコンタクト12が必要になる。
ードライン８は交差しない。そして、同図（Ａ）から明
らかなように、２個のメモリトランジスタに対し１個の
割合でコンタクト12が必要になる。
また、メモリトランジスタ相互の分離はフィールド酸
化膜３により行なわれているため、フィールド酸化膜パ
ターンとゲート電極パターンのマスク合せずれを考慮す
る必要があるため、パターンをあまり微細にすることが
できない。
化膜３により行なわれているため、フィールド酸化膜パ
ターンとゲート電極パターンのマスク合せずれを考慮す
る必要があるため、パターンをあまり微細にすることが
できない。
（目的） 本発明は、半導体メモリ装置のパターン密度を向上さ
せることを目的とするものである。
せることを目的とするものである。
（構成） 本発明の半導体メモリ装置は、MOS型半導体メモリで
あって、複数のメモリトランジスタのソース領域のため
の連続した拡散領域と、複数のメモリトランジスタのド
レイン領域のための連続した拡散領域とが半導体基板に
互いに平行に形成されており、基板上でワードラインが
絶縁膜を介してソース・ドレインの拡散領域に交差して
形成されており、その拡散領域以外の部分で、かつワー
ドラインで被われていない部分の全てにその拡散領域と
は反対導電型の不純物拡散領域が形成され、チャネル領
域にはこの反対導電型の不純物拡散領域が形成されず
に、メモリトランジスタ間の素子分離が行なわれてお
り、また、全てのメモリトランジスタのゲート絶縁膜の
厚さが等しく、記憶すべき情報に従って所定のメモリト
ランジスタのチャネル領域にはしきい値電圧を変化させ
るための不純物が注入されているものである。
あって、複数のメモリトランジスタのソース領域のため
の連続した拡散領域と、複数のメモリトランジスタのド
レイン領域のための連続した拡散領域とが半導体基板に
互いに平行に形成されており、基板上でワードラインが
絶縁膜を介してソース・ドレインの拡散領域に交差して
形成されており、その拡散領域以外の部分で、かつワー
ドラインで被われていない部分の全てにその拡散領域と
は反対導電型の不純物拡散領域が形成され、チャネル領
域にはこの反対導電型の不純物拡散領域が形成されず
に、メモリトランジスタ間の素子分離が行なわれてお
り、また、全てのメモリトランジスタのゲート絶縁膜の
厚さが等しく、記憶すべき情報に従って所定のメモリト
ランジスタのチャネル領域にはしきい値電圧を変化させ
るための不純物が注入されているものである。
また、本発明の製造方法は、以下の工程（Ａ）から
（Ｆ）を含んでいる。（Ａ）半導体基板に均一な厚さの
ゲート絶縁膜を形成する工程、（Ｂ）メモリトランジス
タのしきい値電圧制御のために基板にイオン注入する工
程、（Ｃ）ゲート絶縁膜上に、ソース・ドレイン用の拡
散領域のための互いに平行な複数の帯状の開口をもつレ
ジストパターンを形成し、それをマスクとしてソース・
ドレイン用の不純物を基板に注入する工程、（Ｄ）ゲー
ト絶縁膜上に導電層を形成し、その導電層をソース・ド
レイン用拡散領域のための前記帯状イオン注入領域と交
差する方向の互いに平行な複数の帯状にパターン化して
ゲート電極を兼ねるワードラインを形成する工程、
（Ｅ）ワードラインをマスクとしてソース・ドレインと
は反対導電型の不純物をソース・ドレインよりは低濃度
になるように基板にイオン注入し、ソース・ドレイン以
外の部分で、かつワードラインで被われていない部分の
基板に分離領域を形成する工程、（Ｆ）記憶すべき情報
に従って所定のメモリトランジスタに開口を有するレジ
ストパターンを形成し、それをマスクとして基板にしき
い値電圧を変化させるためのイオン注入を行なう工程。
（Ｆ）を含んでいる。（Ａ）半導体基板に均一な厚さの
ゲート絶縁膜を形成する工程、（Ｂ）メモリトランジス
タのしきい値電圧制御のために基板にイオン注入する工
程、（Ｃ）ゲート絶縁膜上に、ソース・ドレイン用の拡
散領域のための互いに平行な複数の帯状の開口をもつレ
ジストパターンを形成し、それをマスクとしてソース・
ドレイン用の不純物を基板に注入する工程、（Ｄ）ゲー
ト絶縁膜上に導電層を形成し、その導電層をソース・ド
レイン用拡散領域のための前記帯状イオン注入領域と交
差する方向の互いに平行な複数の帯状にパターン化して
ゲート電極を兼ねるワードラインを形成する工程、
（Ｅ）ワードラインをマスクとしてソース・ドレインと
は反対導電型の不純物をソース・ドレインよりは低濃度
になるように基板にイオン注入し、ソース・ドレイン以
外の部分で、かつワードラインで被われていない部分の
基板に分離領域を形成する工程、（Ｆ）記憶すべき情報
に従って所定のメモリトランジスタに開口を有するレジ
ストパターンを形成し、それをマスクとして基板にしき
い値電圧を変化させるためのイオン注入を行なう工程。
以下、実施例について具体的に説明する。
第１図は本発明をＮチャネルMOSトランジスタによるR
OMに適用した実施例を表わす。
OMに適用した実施例を表わす。
同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＢ−
Ｂ′線断面図、同図（Ｃ）は同図（Ａ）のＣ−Ｃ′線断
面図、同図（Ｄ）は同図（Ａ）のＤ−Ｄ′線断面図であ
る。なお、層間絶縁膜、メタル配線及びパッシベーショ
ン膜を形成する前の状態で示してあ。
Ｂ′線断面図、同図（Ｃ）は同図（Ａ）のＣ−Ｃ′線断
面図、同図（Ｄ）は同図（Ａ）のＤ−Ｄ′線断面図であ
る。なお、層間絶縁膜、メタル配線及びパッシベーショ
ン膜を形成する前の状態で示してあ。
同図（Ａ）の平面図では縦方向に沿って複数のメモリ
トランジスタのソース領域のためのN+拡散領域24と複数
のメモリトランジスタのドレイン領域のためのN+拡散領
域26とが交互に形成されている。拡散領域26がビットラ
インになり、拡散領域24がグランドラインになる。22は
Ｐ型シリコン基板であり、基板22上にはゲート酸化膜28
を介してポリシリコンによるゲート電極を兼ねるワード
ライン30が拡散領域24と拡散領域26に交差する方向、す
なわち同図（Ａ）では横方向に形成されている。31は酸
化膜である。
トランジスタのソース領域のためのN+拡散領域24と複数
のメモリトランジスタのドレイン領域のためのN+拡散領
域26とが交互に形成されている。拡散領域26がビットラ
インになり、拡散領域24がグランドラインになる。22は
Ｐ型シリコン基板であり、基板22上にはゲート酸化膜28
を介してポリシリコンによるゲート電極を兼ねるワード
ライン30が拡散領域24と拡散領域26に交差する方向、す
なわち同図（Ａ）では横方向に形成されている。31は酸
化膜である。
記号32として示される拡散領域は拡散領域24,26及び
ワードライン30によりセルフアライメント法によりイオ
ン注入されたP+拡散領域であり、例えば同図（Ａ）で領
域ａとして示されるメモリトランジスタと領域ｂとして
示されるメモリトランジスタの素子間分離領域として働
く。
ワードライン30によりセルフアライメント法によりイオ
ン注入されたP+拡散領域であり、例えば同図（Ａ）で領
域ａとして示されるメモリトランジスタと領域ｂとして
示されるメモリトランジスタの素子間分離領域として働
く。
同図（Ａ）及び同図（Ｂ）に示されるように、ワード
ライン30に沿った方向では、領域a,cのように隣接して
メモリトランジスタが形成され、ワードライン30の下の
拡散領域24と26の間の領域がチャネル領域となる。
ライン30に沿った方向では、領域a,cのように隣接して
メモリトランジスタが形成され、ワードライン30の下の
拡散領域24と26の間の領域がチャネル領域となる。
次に本実施例のROMの製造方法について第２図及び第
１図を参照して説明する。
１図を参照して説明する。
（１）まず、基板22上にゲート酸化膜28を形成し、しき
い値制御のためのイオン注入を行なう。
い値制御のためのイオン注入を行なう。
（２）次に、第２図（Ａ）及び同図（Ｂ）に示されるよ
うに、ゲート酸化膜28上に写真（リソグラフィー）工程
によりN+拡散領域形成用のレジストパターン40を形成す
る。
うに、ゲート酸化膜28上に写真（リソグラフィー）工程
によりN+拡散領域形成用のレジストパターン40を形成す
る。
（３）レジストパターン40をマスクとしてN+拡散領域形
成のためのイオン注入を行なう。第３図（Ａ）及び同図
（Ｂ）はイオン注入後、レジストを除去した状態であ
り、42はイオン注入領域である。このイオン注入はリン
（Ｐ）又は砒素（As）をドーズ量１×1015〜５×1015/c
m2程度で行なう。
成のためのイオン注入を行なう。第３図（Ａ）及び同図
（Ｂ）はイオン注入後、レジストを除去した状態であ
り、42はイオン注入領域である。このイオン注入はリン
（Ｐ）又は砒素（As）をドーズ量１×1015〜５×1015/c
m2程度で行なう。
（４）次に、第４図に示されるように、ゲート酸化膜28
上にポリシリコン層44を形成する。写真工程によりレジ
ストパターンを形成し、エッチングを行なってポリシリ
コン層44をパターン化し、ゲート電極を兼ねるワードラ
イン30（第１図）を形成する。
上にポリシリコン層44を形成する。写真工程によりレジ
ストパターンを形成し、エッチングを行なってポリシリ
コン層44をパターン化し、ゲート電極を兼ねるワードラ
イン30（第１図）を形成する。
（５）素子間分離のためのイオン注入を行なう。このイ
オン注入はボロン（Ｂ）をドーズ量１×1011〜５×1013
/cm2程度で行なう。このときN+拡散領域42はドーズ量が
多いのでN+型のままであり、N+注入の行なわれていない
領域で、かつ、ポリシリコンのワードライン30のない領
域（第１図の領域32）のみP+型となる。
オン注入はボロン（Ｂ）をドーズ量１×1011〜５×1013
/cm2程度で行なう。このときN+拡散領域42はドーズ量が
多いのでN+型のままであり、N+注入の行なわれていない
領域で、かつ、ポリシリコンのワードライン30のない領
域（第１図の領域32）のみP+型となる。
（６）ドライブによりN+領域42を活性化するとともに、
ワードライン30のポリシリコンの表面を酸化した状態が
第１図（Ａ）ないし同図（Ｄ）に示される状態である。
ワードライン30のポリシリコンの表面を酸化した状態が
第１図（Ａ）ないし同図（Ｄ）に示される状態である。
（７）ROMの内容（ROMコード）を決めるために写真工程
によりレジストパターンを形成し、ボロンを例えば150K
eVでドーズ量１×1013〜５×1013/cm2程度注入する。ボ
ロンが注入されたメモリトランジスタはしきい値Vthが
７〜8Vと高くなり、注入されなかったメモリトランジス
タではしきい値が1V前後のままである。このしきい値の
工程によりデータを読み出す。
によりレジストパターンを形成し、ボロンを例えば150K
eVでドーズ量１×1013〜５×1013/cm2程度注入する。ボ
ロンが注入されたメモリトランジスタはしきい値Vthが
７〜8Vと高くなり、注入されなかったメモリトランジス
タではしきい値が1V前後のままである。このしきい値の
工程によりデータを読み出す。
（８）その後は通常のMOSトランジスタの工程により、P
SG膜形成、PSGフロー、コンタクトホール形成工程、メ
タル配線工程及びパッシベーション工程を行なう。
SG膜形成、PSGフロー、コンタクトホール形成工程、メ
タル配線工程及びパッシベーション工程を行なう。
実施例ではワードラインにポリシリコンを用いている
が、シリサイドなどのセルフアライメント工程を行なう
ことのできる電極材料を用いてもよい。
が、シリサイドなどのセルフアライメント工程を行なう
ことのできる電極材料を用いてもよい。
また、例としてＮチャネルMOSトランジスタのROMを説
明したが、基板及び拡散不純物の導電型を逆にしてＰチ
ャネルMOSトランジスタを用いたものとすることもでき
る。
明したが、基板及び拡散不純物の導電型を逆にしてＰチ
ャネルMOSトランジスタを用いたものとすることもでき
る。
（効果） 本発明によれば、次のような利点をもつ半導体メモリ
装置を実現することができる。
装置を実現することができる。
（１）ワードラインと拡散によるビットラインが交差で
きるため、従来のように各ビット毎にコンタクトを設け
メタル配線を行なう必要がない。このことによりパター
ン密度が向上する。
きるため、従来のように各ビット毎にコンタクトを設け
メタル配線を行なう必要がない。このことによりパター
ン密度が向上する。
（２）拡散領域とワードラインのパターンによりチャネ
ル領域、分離領域が自動的に決まるので、メモリアレイ
の最外周を除いてはマスク合せずれを考慮する必要がな
い。したがって、この点でもパターン密度が向上する。
ル領域、分離領域が自動的に決まるので、メモリアレイ
の最外周を除いてはマスク合せずれを考慮する必要がな
い。したがって、この点でもパターン密度が向上する。
（３）フィールド酸化膜がないため、工程が簡単にな
る。
る。
（４）全てのメモリトランジスタ間の素子分離領域にイ
オン注入による拡散層を形成しているので、ソース領域
とドレイン領域間のパンチスルー耐圧を向上させること
ができる。
オン注入による拡散層を形成しているので、ソース領域
とドレイン領域間のパンチスルー耐圧を向上させること
ができる。
（５）ROMコードを決定する工程がゲート電極を形成し
た後になるため、ゲート電極形成までをマスター工程と
して予め製作しておき、ユーザからの仕様が決定された
ときに、カスタム工程としてROMコードを決定するため
のイオン注入を行なうようにすれば、半導体メモリ装置
を完成させるまでの期間が短くてすむ。
た後になるため、ゲート電極形成までをマスター工程と
して予め製作しておき、ユーザからの仕様が決定された
ときに、カスタム工程としてROMコードを決定するため
のイオン注入を行なうようにすれば、半導体メモリ装置
を完成させるまでの期間が短くてすむ。
第１図は本発明の一実施例を製造途中の状態で示す図で
あり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）の
Ｂ−Ｂ′線断面図、同図（Ｃ）は同図（Ａ）のＣ−Ｃ′
線断面図、同図（Ｄ）は同図（Ａ）のＤ−Ｄ′線断面図
である。第２図（Ａ）は第１図の実施例の製造工程を示
す平面図、同図（Ｂ）は同図（Ａ）のＥ−Ｅ′線断面
図、第３図（Ａ）も第１図の実施例の製造工程を示す平
面図、同図（Ａ）は同図（Ａ）のＦ−Ｆ′線断面図、第
４図も同製造工程を示す図であり、第３図（Ｂ）と同じ
位置を示す断面図である。第５図（Ａ）及び同図（Ｂ）
は従来の半導体メモリのROMを製造途中の状態で表わす
図であり、同図（Ａ）は平面図、同図（Ｂ）は同図
（Ａ）のＡ−Ａ′線断面図である。 22……Ｐ型シリコン基板、 24,26……N+拡散領域、 30……ワードライン、 32……分離領域。
あり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）の
Ｂ−Ｂ′線断面図、同図（Ｃ）は同図（Ａ）のＣ−Ｃ′
線断面図、同図（Ｄ）は同図（Ａ）のＤ−Ｄ′線断面図
である。第２図（Ａ）は第１図の実施例の製造工程を示
す平面図、同図（Ｂ）は同図（Ａ）のＥ−Ｅ′線断面
図、第３図（Ａ）も第１図の実施例の製造工程を示す平
面図、同図（Ａ）は同図（Ａ）のＦ−Ｆ′線断面図、第
４図も同製造工程を示す図であり、第３図（Ｂ）と同じ
位置を示す断面図である。第５図（Ａ）及び同図（Ｂ）
は従来の半導体メモリのROMを製造途中の状態で表わす
図であり、同図（Ａ）は平面図、同図（Ｂ）は同図
（Ａ）のＡ−Ａ′線断面図である。 22……Ｐ型シリコン基板、 24,26……N+拡散領域、 30……ワードライン、 32……分離領域。
Claims (2)
- 【請求項１】MOS型マスクROM半導体メモリ装置におい
て、 複数のメモリトランジスタのソース領域のための連続し
た拡散領域と、複数のメモリトランジスタのドレイン領
域のための連続した拡散領域とが半導体基板に互いに平
行に形成されており、前記基板上でワードラインが絶縁
膜を介して前記両拡散領域に交差して形成されており、
前記基板の前記両拡散領域以外の部分で、かつワードラ
インで被われていない部分の全てに前記拡散領域とは反
対導電型の分離領域形成用不純物拡散領域が形成され、
チャネル領域にはこの反対導電型の不純物拡散領域が形
成されずに、メモリトランジスタ間の素子分離が行なわ
れており、また、全てのメモリトランジスタのゲート絶
縁膜の厚さが等しく、記憶すべき情報に従って所定のメ
モリトランジスタのチャネル領域にはしきい値電圧を変
化させるための不純物が注入されていることを特徴とす
る半導体メモリ装置。 - 【請求項２】以下の工程（Ａ）から（Ｆ）を含んでマス
クROMメモリトランジスタを形成することを特徴とする
半導体メモリ装置の製造方法。 （Ａ）半導体基板に均一な厚さのゲート絶縁膜を形成す
る工程、 （Ｂ）メモリトランジスタのしきい値電圧制御のために
基板にイオン注入する工程、 （Ｃ）ゲート絶縁膜上に、ソース・ドレイン用の拡散領
域のための互いに平行な複数の帯状の開口をもつレジス
トパターンを形成し、それをマスクとしてソース・ドレ
イン用の不純物を基板に注入する工程、 （Ｄ）ゲート絶縁膜上に導電層を形成し、その導電層を
ソース・ドレイン用拡散領域のための前記帯状イオン注
入領域と交差する方向の互いに平行な複数の帯状にパタ
ーン化してゲート電極を兼ねるワードラインを形成する
工程、 （Ｅ）ワードラインをマスクとしてソース・ドレインと
は反対導電型の不純物をソース・ドレインよりは低濃度
になるように基板にイオン注入し、ソース・ドレイン以
外の部分で、かつワードラインで被われていない部分の
基板に分離領域を形成する工程、 （Ｆ）記憶すべき情報に従って所定のメモリトランジス
タに開口を有するレジストパターンを形成し、それをマ
スクとしてチャネル領域にしきい値電圧を変化させるた
めのイオン注入を行なう工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13050785A JP2561071B2 (ja) | 1985-06-14 | 1985-06-14 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13050785A JP2561071B2 (ja) | 1985-06-14 | 1985-06-14 | 半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61288464A JPS61288464A (ja) | 1986-12-18 |
| JP2561071B2 true JP2561071B2 (ja) | 1996-12-04 |
Family
ID=15035933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13050785A Expired - Lifetime JP2561071B2 (ja) | 1985-06-14 | 1985-06-14 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561071B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088315B2 (ja) * | 1989-03-08 | 1996-01-29 | 富士通株式会社 | 半導体装置の製造方法及び半導体装置 |
| JPH0310555U (ja) * | 1989-06-17 | 1991-01-31 | ||
| JP2869090B2 (ja) * | 1989-08-11 | 1999-03-10 | 株式会社リコー | 半導体メモリ装置とその製造方法 |
| US5362662A (en) * | 1989-08-11 | 1994-11-08 | Ricoh Company, Ltd. | Method for producing semiconductor memory device having a planar cell structure |
| US5250823A (en) * | 1989-10-24 | 1993-10-05 | U.S. Philips Corp. | Integrated CMOS gate-array circuit |
| US5308781A (en) * | 1990-05-21 | 1994-05-03 | Ricoh Company, Ltd. | Semiconductor memory device |
| JP3150747B2 (ja) * | 1992-02-24 | 2001-03-26 | 株式会社リコー | 半導体メモリ装置とその製造方法 |
| JP3323051B2 (ja) * | 1995-04-26 | 2002-09-09 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3261302B2 (ja) * | 1996-03-19 | 2002-02-25 | シャープ株式会社 | 半導体メモリ装置及びその製造方法 |
| JP3006548B2 (ja) * | 1997-06-23 | 2000-02-07 | 日本電気株式会社 | Ｍｏｓ型半導体読み出し専用メモリ装置 |
| JP3344563B2 (ja) | 1998-10-30 | 2002-11-11 | シャープ株式会社 | 半導体装置 |
| JP2001035941A (ja) | 1999-07-23 | 2001-02-09 | Nec Corp | 半導体記憶装置及びその製造方法 |
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|---|---|---|---|---|
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| JPS5438782A (en) * | 1977-09-01 | 1979-03-23 | Nec Corp | Production of integrated circuit device |
| US4267632A (en) * | 1979-10-19 | 1981-05-19 | Intel Corporation | Process for fabricating a high density electrically programmable memory array |
| US4336647A (en) * | 1979-12-21 | 1982-06-29 | Texas Instruments Incorporated | Method of making implant programmable N-channel read only memory |
| US4458262A (en) * | 1980-05-27 | 1984-07-03 | Supertex, Inc. | CMOS Device with ion-implanted channel-stop region and fabrication method therefor |
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| JPS59127859A (ja) * | 1983-01-12 | 1984-07-23 | Sanyo Electric Co Ltd | Ｒｏｍ半導体装置の製造方法 |
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-
1985
- 1985-06-14 JP JP13050785A patent/JP2561071B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61288464A (ja) | 1986-12-18 |
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