JP2560790B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2560790B2 JP2560790B2 JP63201224A JP20122488A JP2560790B2 JP 2560790 B2 JP2560790 B2 JP 2560790B2 JP 63201224 A JP63201224 A JP 63201224A JP 20122488 A JP20122488 A JP 20122488A JP 2560790 B2 JP2560790 B2 JP 2560790B2
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- circuit plane
- plane
- logic level
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はある論理式を実現するための論理積を作る回
路平面図（以下AND面と略す）と論理和を作る回路平面
（以下OR面と略す）を持つ半導体集積回路装置（プログ
ラマブル・ロジック・アレイ、以下PLAと略す）に関
し、特にPLAの低消費電力化に関する。
路平面図（以下AND面と略す）と論理和を作る回路平面
（以下OR面と略す）を持つ半導体集積回路装置（プログ
ラマブル・ロジック・アレイ、以下PLAと略す）に関
し、特にPLAの低消費電力化に関する。
従来、この種のPLAは、第８図に示すように、入力信
号I1,I2,……,Imを入力し、それらの正論理信号I1′,
I2′，……,Im′と負論理信号▲▼，▲▼
の論理積を作るAND面10と、AND面10からの出力T1,T2,…
…,T1（積項線と呼ぶ）の論理和を作るOR面20と、OR面2
0からの出力R1,R2,……,Rnを端子O1,O2,……,Onに出力
する回路から構成されていた。
号I1,I2,……,Imを入力し、それらの正論理信号I1′,
I2′，……,Im′と負論理信号▲▼，▲▼
の論理積を作るAND面10と、AND面10からの出力T1,T2,…
…,T1（積項線と呼ぶ）の論理和を作るOR面20と、OR面2
0からの出力R1,R2,……,Rnを端子O1,O2,……,Onに出力
する回路から構成されていた。
第９図はAND面10をマトリクス状に並べたMOSトランジ
スタMANDによって構成した例である。図中○印はI1′，
▲▼,I2′，▲▼，……,Im′，▲▼
またはT1,T2,……,T1との接続をするための接続点で、
接続するかどうかで入力信号のどのような論理を実現す
るか決まる。また、MLD1は積項線の高レベルを保つため
の負荷トランジスタである。図の例ではＰチャンネル型
MOSトランジスタを用いており、ゲートを接地電位にし
て常時積項線に電流を供給し続けている。積項線に流れ
る電流は、高レベルになったI1′，▲▼，……,I
m′，▲▼に接続されたMANDの数によって変り、
その数が多ければ多いほど電流は大量に流れる。
スタMANDによって構成した例である。図中○印はI1′，
▲▼,I2′，▲▼，……,Im′，▲▼
またはT1,T2,……,T1との接続をするための接続点で、
接続するかどうかで入力信号のどのような論理を実現す
るか決まる。また、MLD1は積項線の高レベルを保つため
の負荷トランジスタである。図の例ではＰチャンネル型
MOSトランジスタを用いており、ゲートを接地電位にし
て常時積項線に電流を供給し続けている。積項線に流れ
る電流は、高レベルになったI1′，▲▼，……,I
m′，▲▼に接続されたMANDの数によって変り、
その数が多ければ多いほど電流は大量に流れる。
第10図はOR面20をマトリクス状に並べたMOSトランジ
スタMORによって構成した例である。AND面と同様に○印
は積項線T1,T2,……,T1と出力線R1,R2,……,Rnとを接続
する接続点を示している。MLD2は出力線を高レベルに保
つためのＰチャンネル型MOSトランジスタで、AND面と同
様、接続されるMORの数が多いほど負荷トランジスタM
LD2を通して流れる電流も多くなる。
スタMORによって構成した例である。AND面と同様に○印
は積項線T1,T2,……,T1と出力線R1,R2,……,Rnとを接続
する接続点を示している。MLD2は出力線を高レベルに保
つためのＰチャンネル型MOSトランジスタで、AND面と同
様、接続されるMORの数が多いほど負荷トランジスタM
LD2を通して流れる電流も多くなる。
上述した従来のPLAは、負荷トランジスタのゲートを
接地して常時電流が積項線ないしは出力線に流れる構成
をしているため、消費電力が多いという欠点がある。
接地して常時電流が積項線ないしは出力線に流れる構成
をしているため、消費電力が多いという欠点がある。
本発明の半導体集積回路装置は、AND面とOR面との間
に切換えスイッチを有し、かつ所定信号を入力して、入
力信号の伝搬を制御する信号と、AND面の電流に接続さ
れる負荷素子の導通を制御する信号と、上述の切換えス
イッチの導通を制御する信号と、OR面の電流に接続され
る負荷素子の導通を制御する信号とを発生する信号発、
器とを有している。
に切換えスイッチを有し、かつ所定信号を入力して、入
力信号の伝搬を制御する信号と、AND面の電流に接続さ
れる負荷素子の導通を制御する信号と、上述の切換えス
イッチの導通を制御する信号と、OR面の電流に接続され
る負荷素子の導通を制御する信号とを発生する信号発、
器とを有している。
第１図は本発明の一実施例のブロック図である。I1,I
2,……,Imは入力信号、I1′,I2′，……,Im′はその正
論理信号、▲▼，▲▼，……，▲▼
はその負論理信号である。10は第１の回路平面図である
AND面、20は第２の回路平面図であるOR面で、それぞれ
第９図，第10図に示すようにMOSトランジスタで構成さ
れている。12と22はそれぞれ第２図、第３図に示すよう
にAND面とOR面に電源を供給するための負荷トランジス
タ群である。40はAND面10の積項線の出力とOR面との間
を接続したり、切断したりするスイッチ手段である切換
えスイッチ群で一例を第４図に示す。30はタイミング制
御信号であるCS（チップセレクト）信号によって、入力
信号I1′，▲▼,I2′，▲▼，……,Im′，
▲▼との間で論理積を取る入力制御手段であるゲ
ート50を制御する第１の制御信号である信号AESと、AND
面の負荷トランジスタMLD1をAND面への入力信号I1″， の全てが低レベルの期間だけ導通状態にし、それ以外は
非導通にする第２の制御信号である信号PC1と、OR面の
負荷トランジスタMLD2′を、AND面の負荷トランジスタM
LD1′が導通時に同期して導通状態にする第３の制御信
号である信号PC2と、AND面の積項線T1,T2,……,Teに存
在する浮遊容量がAND面の負荷トランジスタMLD1′によ
って充電される間、積項線T1,T2,……,TeとOR面への入
力信号T1′,T2′，……,Te′との間を非導通状態とし、
それ以外の期間導通状態にする第４の制御信号である信
号SWSを発生する制御信号発生手段であるタイミング信
号発生器である。タイミング信号発生器の具体例を第６
図に示す。
2,……,Imは入力信号、I1′,I2′，……,Im′はその正
論理信号、▲▼，▲▼，……，▲▼
はその負論理信号である。10は第１の回路平面図である
AND面、20は第２の回路平面図であるOR面で、それぞれ
第９図，第10図に示すようにMOSトランジスタで構成さ
れている。12と22はそれぞれ第２図、第３図に示すよう
にAND面とOR面に電源を供給するための負荷トランジス
タ群である。40はAND面10の積項線の出力とOR面との間
を接続したり、切断したりするスイッチ手段である切換
えスイッチ群で一例を第４図に示す。30はタイミング制
御信号であるCS（チップセレクト）信号によって、入力
信号I1′，▲▼,I2′，▲▼，……,Im′，
▲▼との間で論理積を取る入力制御手段であるゲ
ート50を制御する第１の制御信号である信号AESと、AND
面の負荷トランジスタMLD1をAND面への入力信号I1″， の全てが低レベルの期間だけ導通状態にし、それ以外は
非導通にする第２の制御信号である信号PC1と、OR面の
負荷トランジスタMLD2′を、AND面の負荷トランジスタM
LD1′が導通時に同期して導通状態にする第３の制御信
号である信号PC2と、AND面の積項線T1,T2,……,Teに存
在する浮遊容量がAND面の負荷トランジスタMLD1′によ
って充電される間、積項線T1,T2,……,TeとOR面への入
力信号T1′,T2′，……,Te′との間を非導通状態とし、
それ以外の期間導通状態にする第４の制御信号である信
号SWSを発生する制御信号発生手段であるタイミング信
号発生器である。タイミング信号発生器の具体例を第６
図に示す。
第７図は各部の電位波形を示した図である。CS信号が
低レベル（非活性レベル）の期間（Tw）に入力信号I1,I
2,……,Imを変化させるようにする。Twの期間、ゲート5
0への入力AES、AND面の負荷トランジスタMLD1′のゲー
トの入力PC1、OR面の負荷トランジスタMLD2′のゲート
への入力PC2として積項線の切換えスイッチへの入力SWS
は全て低レベル第１の論理レベルになる。そうすると、
AND面への入力信号I1″， は（ｇ）に示すように全て低レベルになり、AND面を構
成するMOSトランジスタ群は全てしゃ断状態になる。そ
の時に負荷トランジスタMLD1′は導通状態のためAND面
の積項線に存在する浮遊容量は充電されその電位は電源
電位にまで達する（同図（ｈ）参照）。また、TWの期間
切換えスイッチ群40を構成するMOSトランジスタMSWがSW
Sの低レベルの期間しゃ断状態になることによりOR面を
構成するMOSトランジスタMORは全てしゃ断状態になる。
同時にOR面の負荷トランジスタの負荷トランジスタ
MLD2′を通じて出力線R1,R2,……,Rnに存在する浮遊容
量は充電され、電源電圧にまで達する。その後、CS信号
が高レベルに上がるとAES,PC1,PC2およびSWS全てが高レ
ベル（第２の論理レベル）となり、入力信号I1,I2,…
…,Imに応じて、I1″， のどれかが高レベルとなり、AND面の積項線のどれかが
低レベルとなる。積項線の電位は、切換えスイッチ群40
のMSWが導通状態になることによってOR面のMOSトランジ
スタMORに伝達し、出力線R1,R2,……,Rnの状態を決定
し、最終的に出力O1,O2,……,Onを確定させる。ここ
で、切換えスイッチ群40を構成するMOSトランジスタMGN
はTWの期間導通状態となり、OR面への入力を低レベル状
態にするためのトランジスタである。
低レベル（非活性レベル）の期間（Tw）に入力信号I1,I
2,……,Imを変化させるようにする。Twの期間、ゲート5
0への入力AES、AND面の負荷トランジスタMLD1′のゲー
トの入力PC1、OR面の負荷トランジスタMLD2′のゲート
への入力PC2として積項線の切換えスイッチへの入力SWS
は全て低レベル第１の論理レベルになる。そうすると、
AND面への入力信号I1″， は（ｇ）に示すように全て低レベルになり、AND面を構
成するMOSトランジスタ群は全てしゃ断状態になる。そ
の時に負荷トランジスタMLD1′は導通状態のためAND面
の積項線に存在する浮遊容量は充電されその電位は電源
電位にまで達する（同図（ｈ）参照）。また、TWの期間
切換えスイッチ群40を構成するMOSトランジスタMSWがSW
Sの低レベルの期間しゃ断状態になることによりOR面を
構成するMOSトランジスタMORは全てしゃ断状態になる。
同時にOR面の負荷トランジスタの負荷トランジスタ
MLD2′を通じて出力線R1,R2,……,Rnに存在する浮遊容
量は充電され、電源電圧にまで達する。その後、CS信号
が高レベルに上がるとAES,PC1,PC2およびSWS全てが高レ
ベル（第２の論理レベル）となり、入力信号I1,I2,…
…,Imに応じて、I1″， のどれかが高レベルとなり、AND面の積項線のどれかが
低レベルとなる。積項線の電位は、切換えスイッチ群40
のMSWが導通状態になることによってOR面のMOSトランジ
スタMORに伝達し、出力線R1,R2,……,Rnの状態を決定
し、最終的に出力O1,O2,……,Onを確定させる。ここ
で、切換えスイッチ群40を構成するMOSトランジスタMGN
はTWの期間導通状態となり、OR面への入力を低レベル状
態にするためのトランジスタである。
また、AND面の負荷トランジスタMLD1（第２図）とOR
面の負荷トランジスタMLD2（第３図）は、Ｐチャンネル
型MOSトランジスタでゲートを接地電位にして通時導通
状態になっているが、これはCS信号が入らない時に、高
レベルにある積項線を常に高レベル状態に保つためのト
ランジスタである。一般に、並列に接続されたMLD1′,M
LD2′の（トランジスタのゲート幅Ｗ）／（トランジス
タのゲート長Ｌ）に対して1/10〜1/100程度のW/Lを持つ
トランジスタを用いてその電流を制限している。
面の負荷トランジスタMLD2（第３図）は、Ｐチャンネル
型MOSトランジスタでゲートを接地電位にして通時導通
状態になっているが、これはCS信号が入らない時に、高
レベルにある積項線を常に高レベル状態に保つためのト
ランジスタである。一般に、並列に接続されたMLD1′,M
LD2′の（トランジスタのゲート幅Ｗ）／（トランジス
タのゲート長Ｌ）に対して1/10〜1/100程度のW/Lを持つ
トランジスタを用いてその電流を制限している。
このように、第１図の回路はあるタイミング信号CSに
より、AND面,OR面への電源からの供給電流である期間に
限定することにより消費電流を抑制することが可能とな
る。
より、AND面,OR面への電源からの供給電流である期間に
限定することにより消費電流を抑制することが可能とな
る。
第５図は本発明の他の実施例の切換えスイッチ群40の
具体的回路である。この例では積項線T1,T2,……,T1の
信号を一度反転増幅器41で受けた後にMOSトランジスタ
を用いたスイッチMSW、さらにその後に反転増幅器42が
あるため、AND面とOR面とが完全に分離され、スイッチ
切換え時の雑音による低速化を防止できる利点がある。
具体的回路である。この例では積項線T1,T2,……,T1の
信号を一度反転増幅器41で受けた後にMOSトランジスタ
を用いたスイッチMSW、さらにその後に反転増幅器42が
あるため、AND面とOR面とが完全に分離され、スイッチ
切換え時の雑音による低速化を防止できる利点がある。
〔発明の効果〕 以上説明したように本発明は、従来のPLAにAND面とOR
面との間に切換えスイッチを有し、かつある信号を入力
して、入力信号の伝搬を制御する信号と、AND面の電源
に接続される負荷素子の導通を制御する信号と、上述の
切換えスイッチの導通を制御する信号と、OR面の電源に
接続される負荷素子の導通を制御する信号を発生する信
号発生器とを有する構成を取ることにより、常時のAND
面とOR面へ電源電流を流すことなく、回路動作のある一
時期だけに限定することによって、大幅に消費する電流
を減少させることができるという効果がある。
面との間に切換えスイッチを有し、かつある信号を入力
して、入力信号の伝搬を制御する信号と、AND面の電源
に接続される負荷素子の導通を制御する信号と、上述の
切換えスイッチの導通を制御する信号と、OR面の電源に
接続される負荷素子の導通を制御する信号を発生する信
号発生器とを有する構成を取ることにより、常時のAND
面とOR面へ電源電流を流すことなく、回路動作のある一
時期だけに限定することによって、大幅に消費する電流
を減少させることができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図
は、第１図のAND面の負荷トランジスタ群12を示す具体
的回路図、第３図は第１図のOR面の負荷トランジスタ群
13を示す具体的回路図、第４図は第１図の切換えスイッ
チ群40を示す具体的回路図、第５図は本発明の他の実施
例を示す切換えスイッチ群40の具体的回路図、第６図は
第１図のタイミング信号発生器30を示す回路図、第７図
は動作を説明するタイミング波形図、第８図は従来のPL
Aを示すブロック図、第９図はAND面を示すMOSトランジ
スタ群、第10図はOR面で構成するMOSトランジスタ群で
ある。 10……AND面、11……従来例の負荷トランジスタ群、12
……本発明の負荷トランジスタ群、20……OR面、21……
従来例の負荷トランジスタ群、22……本発明の負荷トラ
ンジスタ群、30……タイミング信号発生器、40……切換
えスイッチ群、50……論理積を実現するゲート、MAND…
…AND面を構成するMOSトランジスタ、MOR……OR面、M
LD1,MLD1′……AND面の負荷トランジスタ、MLD2,MLD2′
……OR面、MSW,MGN,MLD……切換えスイッチ群で構成す
るMOSトランジスタ。
は、第１図のAND面の負荷トランジスタ群12を示す具体
的回路図、第３図は第１図のOR面の負荷トランジスタ群
13を示す具体的回路図、第４図は第１図の切換えスイッ
チ群40を示す具体的回路図、第５図は本発明の他の実施
例を示す切換えスイッチ群40の具体的回路図、第６図は
第１図のタイミング信号発生器30を示す回路図、第７図
は動作を説明するタイミング波形図、第８図は従来のPL
Aを示すブロック図、第９図はAND面を示すMOSトランジ
スタ群、第10図はOR面で構成するMOSトランジスタ群で
ある。 10……AND面、11……従来例の負荷トランジスタ群、12
……本発明の負荷トランジスタ群、20……OR面、21……
従来例の負荷トランジスタ群、22……本発明の負荷トラ
ンジスタ群、30……タイミング信号発生器、40……切換
えスイッチ群、50……論理積を実現するゲート、MAND…
…AND面を構成するMOSトランジスタ、MOR……OR面、M
LD1,MLD1′……AND面の負荷トランジスタ、MLD2,MLD2′
……OR面、MSW,MGN,MLD……切換えスイッチ群で構成す
るMOSトランジスタ。
Claims (1)
- 【請求項１】タイミング制御信号が非活性レベルの期間
に変化する複数の入力信号の論理積をマトリクス状に配
列された素子群によって実現する第１の回路平面と、前
記第１の回路平面からの出力信号の論理和をマトリクス
状に配列された素子群によって実現する第２の回路平面
と、第１の制御信号が第１の論理レベルの時に前記複数
の入力信号を全て非活性レベルとし前記第１の制御信号
が第２の論理レベルの時に前記複数の入力信号を前記第
１の回路平面に供給する入力制御手段と、第２の制御信
号が第１の論理レベルの時に前記第１の回路平面の出力
線を第１の電流駆動能力で電源電圧に充電し前記第２の
制御信号が第２の論理レベルの時に前記第１の駆動能力
よりも低い第２の電流駆動能力で前記第１の回路平面の
出力線を充電する第１の電源電圧供給手段と、第３の制
御信号が第１の論理レベルの時に前記第２の回路平面の
出力線を第３の電流駆動能力で電源電圧に充電し前記第
３の制御信号が第２の論理レベルの時に前記第３の駆動
能力よりも低い第４の電流駆動能力で前記第２の回路平
面の出力線を充電する第２の電源電圧供給手段と、前記
第１の回路平面と前記第２の回路平面との間に設けられ
第４の制御信号が第１の論理レベルの時前記第１の回路
平面からの出力を遮断し前記第２の回路平面に対し全て
非活性レベルの複数の信号を出力し前記第４の制御信号
が第２の論理レベルの時前記第１の回路平面からの出力
を前記第２の回路平面に供給するスイッチ手段と、前記
タイミング制御信号が非活性レベルの時に前記第１、第
２、第３及び第４の制御信号をそれぞれ所定時間第１の
論理レベルとする制御信号発生手段とを有することを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201224A JP2560790B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201224A JP2560790B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250458A JPH0250458A (ja) | 1990-02-20 |
| JP2560790B2 true JP2560790B2 (ja) | 1996-12-04 |
Family
ID=16437394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201224A Expired - Lifetime JP2560790B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560790B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50148779U (ja) * | 1974-05-24 | 1975-12-10 | ||
| JPS5628128A (en) * | 1979-08-08 | 1981-03-19 | Hitachi Plant Eng & Constr Co Ltd | Apparatus for discharging particle or the like |
| JPS5922637A (ja) * | 1982-07-30 | 1984-02-04 | Hosokawa Funtai Kogaku Kenkyusho:Kk | 混合排出装置 |
| JPH0275426U (ja) * | 1988-11-25 | 1990-06-08 | ||
| JP2006143263A (ja) * | 2004-11-18 | 2006-06-08 | Japan Steel Works Ltd:The | ホッパー装置及びその駆動方法 |
| JP4448510B2 (ja) * | 2006-12-26 | 2010-04-14 | 株式会社日本製鋼所 | 廃プラスチックの処理装置 |
| JP5985155B2 (ja) * | 2011-03-14 | 2016-09-06 | 鹿島建設株式会社 | 粉体定量供給方法 |
-
1988
- 1988-08-12 JP JP63201224A patent/JP2560790B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250458A (ja) | 1990-02-20 |
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