JP2560600B2 - 元素半導体基板上の金属膜／化合物半導体積層構造の製造方法 - Google Patents
元素半導体基板上の金属膜／化合物半導体積層構造の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はＩＶ族半導体単結晶基板
上に形成された残留熱歪が小さく高品質なＩＩＩ−Ｖ族
化合物半導体単結晶層を有する金属膜／ＩＩＩ−Ｖ族化
合物半導体積層構造の製造方法に関する。
上に形成された残留熱歪が小さく高品質なＩＩＩ−Ｖ族
化合物半導体単結晶層を有する金属膜／ＩＩＩ−Ｖ族化
合物半導体積層構造の製造方法に関する。
【０００２】
【従来の技術】現在、Ｓｉに代表されるＩＶ族半導体単
結晶基板上にＧａＡｓに代表されるＩＩＩ−Ｖ族化合物
半導体単結晶薄膜を形成する試みが活発に行われてい
る。これは、このような薄膜構造が形成できると、ＩＩ
Ｉ−Ｖ族化合物半導体高機能素子を安価なＳｉ基板上に
作製でき、またＳｉの高い熱伝導率によって光素子等の
性能向上が期待できるためである。さらにＳｉ超高集積
回路とＩＩＩ−Ｖ族化合物半導体超高速素子や光素子を
同一基板上に形成できるため、新しい高機能素子の開発
が予測されるからである。
結晶基板上にＧａＡｓに代表されるＩＩＩ−Ｖ族化合物
半導体単結晶薄膜を形成する試みが活発に行われてい
る。これは、このような薄膜構造が形成できると、ＩＩ
Ｉ−Ｖ族化合物半導体高機能素子を安価なＳｉ基板上に
作製でき、またＳｉの高い熱伝導率によって光素子等の
性能向上が期待できるためである。さらにＳｉ超高集積
回路とＩＩＩ−Ｖ族化合物半導体超高速素子や光素子を
同一基板上に形成できるため、新しい高機能素子の開発
が予測されるからである。
【０００３】ところでＳｉ基板上に形成したＩＩＩ−Ｖ
族化合物半導体薄膜を素子作製に応用するためには結晶
品質の向上が重要である。例えば雑誌「ジャパニーズ・
ジャーナル・オブ・アプライド・フィジクス（Ｊｐｎ．
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）」第２４巻第６号（１９８
５年）の第Ｌ３９１−３９３頁に説明されている「二段
階成長法」を用いれば、全基板面内でＩＩＩ族とＶ族の
配列の位相がそろったシングル・ドメイン単結晶薄膜が
確実に得られ、また従来の直接成長に比べ結晶性も向上
する。これは低温でまず薄い多結晶もしくは非晶質のバ
ッファ層を堆積した後、通常の成長温度で単結晶薄膜を
成長させる方法であり、低温バッファ層は昇温する間に
アニールされて単結晶化する。しかしＳｉ基板上に例え
ばＧａＡｓを成長した場合、Ｓｉ／ＧａＡｓ界面にはそ
の格子不整合率から予測されるよりもはるかに多くの転
位や積層欠陥が発生し、さらにその一部は容易に上層ま
で伸びて貫通転位となる。二段階成長法による場合の転
位密度は数μｍ厚の成長表面で約１０8 ｃｍ- 2 にも達
する。
族化合物半導体薄膜を素子作製に応用するためには結晶
品質の向上が重要である。例えば雑誌「ジャパニーズ・
ジャーナル・オブ・アプライド・フィジクス（Ｊｐｎ．
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）」第２４巻第６号（１９８
５年）の第Ｌ３９１−３９３頁に説明されている「二段
階成長法」を用いれば、全基板面内でＩＩＩ族とＶ族の
配列の位相がそろったシングル・ドメイン単結晶薄膜が
確実に得られ、また従来の直接成長に比べ結晶性も向上
する。これは低温でまず薄い多結晶もしくは非晶質のバ
ッファ層を堆積した後、通常の成長温度で単結晶薄膜を
成長させる方法であり、低温バッファ層は昇温する間に
アニールされて単結晶化する。しかしＳｉ基板上に例え
ばＧａＡｓを成長した場合、Ｓｉ／ＧａＡｓ界面にはそ
の格子不整合率から予測されるよりもはるかに多くの転
位や積層欠陥が発生し、さらにその一部は容易に上層ま
で伸びて貫通転位となる。二段階成長法による場合の転
位密度は数μｍ厚の成長表面で約１０8 ｃｍ- 2 にも達
する。
【０００４】そこで導入されたのが歪超格子中間層や熱
サイクルアニール法で、これらによって約１０6 ｃｍ
- 2 まで転位密度は急速に改善された（雑誌「アプライ
ド・フィジクス・レター（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔ
ｔ．）」第５４巻第１号（１９８９年）の第２４−２６
頁）。しかしながら約１０6 ｃｍ- 2 下回る結果は容易
には得られず、その原因としてＳｉ基板とＩＩＩ−Ｖ族
化合物半導体との熱膨張係数差の問題が指摘された（雑
誌「アプライド・フィジクス・レター（Ａｐｐｌ．Ｐｈ
ｙｓ．Ｌｅｔｔ）」第５６巻第２２号（１９９０年）の
第２２２５−２２２７頁）。
サイクルアニール法で、これらによって約１０6 ｃｍ
- 2 まで転位密度は急速に改善された（雑誌「アプライ
ド・フィジクス・レター（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔ
ｔ．）」第５４巻第１号（１９８９年）の第２４−２６
頁）。しかしながら約１０6 ｃｍ- 2 下回る結果は容易
には得られず、その原因としてＳｉ基板とＩＩＩ−Ｖ族
化合物半導体との熱膨張係数差の問題が指摘された（雑
誌「アプライド・フィジクス・レター（Ａｐｐｌ．Ｐｈ
ｙｓ．Ｌｅｔｔ）」第５６巻第２２号（１９９０年）の
第２２２５−２２２７頁）。
【０００５】即ち熱サイクルアニールの導入などによっ
て成長温度（６５０℃）においては１０5 ｃｍ- 2 以下
まで転位密度は減少しているが、成長後の冷却中（４５
０℃程度以下）に熱膨張係数差によるストレスによって
１０6 ｃｍ- 2 台の転位が導入されるというものであ
る。これはＳｉ基板との界面付近に多数残留する転位が
熱歪よって上昇してくるためと考えられている。成長中
に上昇してくる転位に対しては、これを横方向に曲げて
上層部への到達を防ぐ目的で一般に歪超格子中間層が挿
入され大きな効果を上げている。しかし成長後に熱歪に
よって上昇してくる転位を歪超格子中間層部分で曲げる
ことは困難である。
て成長温度（６５０℃）においては１０5 ｃｍ- 2 以下
まで転位密度は減少しているが、成長後の冷却中（４５
０℃程度以下）に熱膨張係数差によるストレスによって
１０6 ｃｍ- 2 台の転位が導入されるというものであ
る。これはＳｉ基板との界面付近に多数残留する転位が
熱歪よって上昇してくるためと考えられている。成長中
に上昇してくる転位に対しては、これを横方向に曲げて
上層部への到達を防ぐ目的で一般に歪超格子中間層が挿
入され大きな効果を上げている。しかし成長後に熱歪に
よって上昇してくる転位を歪超格子中間層部分で曲げる
ことは困難である。
【０００６】さらに作製した発光デバイスに高密度の電
流を注入した際にも残留熱歪が大きいと欠陥の増殖を招
き寿命を著しく低下させる要因となるためこれを低減す
ることは重要である。
流を注入した際にも残留熱歪が大きいと欠陥の増殖を招
き寿命を著しく低下させる要因となるためこれを低減す
ることは重要である。
【０００７】そこでこの熱歪を低減するためにＧａＡｓ
成長層を部分低的に基板から分離する方法が提案された
（雑誌「ジャパニーズ・ジャーナル・オブ・アプライド
・フィジクス（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）」
第２９巻第１０号（１９９０年）の第２０７７−２０８
１頁）。この従来技術による工程を簡略的に示したのが
図５（ａ）〜（ｃ）である。
成長層を部分低的に基板から分離する方法が提案された
（雑誌「ジャパニーズ・ジャーナル・オブ・アプライド
・フィジクス（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）」
第２９巻第１０号（１９９０年）の第２０７７−２０８
１頁）。この従来技術による工程を簡略的に示したのが
図５（ａ）〜（ｃ）である。
【０００８】すなわち、まず図５（ａ）に示すようにＳ
ｉ基板１上にＡｌＧａＡｓスペーサ層３、ＧａＡｓ層５
１を順次成長する。
ｉ基板１上にＡｌＧａＡｓスペーサ層３、ＧａＡｓ層５
１を順次成長する。
【０００９】次に、図５（ｂ）に示すようにパターニン
グしたＳｉＯ2 膜６をマスクとしてＧａＡｓ層５１およ
びＡｌＧａＡｓスペーサ層３をエッチングしてメサを形
成する。
グしたＳｉＯ2 膜６をマスクとしてＧａＡｓ層５１およ
びＡｌＧａＡｓスペーサ層３をエッチングしてメサを形
成する。
【００１０】次に、図５（ｃ）に示すようにメサ側面に
露出した断面部分からＡｌＧａＡｓスペーサ層３を選択
的にエッチング除去する。ただしＧａＡｓ層５１をＳｉ
基板１上に支持しておくためＡｌＧａＡｓスペーサ層３
の一部は除去せずに残しておく。最後にＳｉＯ2 膜６を
除去する。
露出した断面部分からＡｌＧａＡｓスペーサ層３を選択
的にエッチング除去する。ただしＧａＡｓ層５１をＳｉ
基板１上に支持しておくためＡｌＧａＡｓスペーサ層３
の一部は除去せずに残しておく。最後にＳｉＯ2 膜６を
除去する。
【００１１】
【発明が解決しようとする課題】Ｓｉ基板上に良質のＩ
ＩＩ−Ｖ族化合物半導体膜を得るために採用された上記
従来技術の問題点を考えてみる。
ＩＩ−Ｖ族化合物半導体膜を得るために採用された上記
従来技術の問題点を考えてみる。
【００１２】上記ＧａＡｓ成長層を部分的に基板から分
離する方法によってその分離されたひさし部分での熱歪
は大きく低減された。しかしながらこのひさし部分のＧ
ａＡｓ成長層は数μｍと薄く、これが数十から数百μｍ
以上の巾で基板から浮いた状態となっている。そのため
このひさし部分に発光デバイス等を作製する場合、複雑
なプロセス中に容易に破損しやすく、またデバイス動作
時に発生する熱も逃しにいくという問題点があった。
離する方法によってその分離されたひさし部分での熱歪
は大きく低減された。しかしながらこのひさし部分のＧ
ａＡｓ成長層は数μｍと薄く、これが数十から数百μｍ
以上の巾で基板から浮いた状態となっている。そのため
このひさし部分に発光デバイス等を作製する場合、複雑
なプロセス中に容易に破損しやすく、またデバイス動作
時に発生する熱も逃しにいくという問題点があった。
【００１３】本発明の目的はこのような従来技術の欠点
を克服し、ＩＶ族半導体単結晶基板上に残留熱歪が小さ
く高品質なＩＩＩ−Ｖ族化合物半導体単結晶層を有する
金属／ＩＩＩ−Ｖ族化合物半導体積層構造を製造する方
法を提供することにある。
を克服し、ＩＶ族半導体単結晶基板上に残留熱歪が小さ
く高品質なＩＩＩ−Ｖ族化合物半導体単結晶層を有する
金属／ＩＩＩ−Ｖ族化合物半導体積層構造を製造する方
法を提供することにある。
【００１４】本発明によればIV族半導体基板上に III−
Ｖ族化合物半導体バッファ層を介して、 III−Ｖ族化合
物半導体スペーサ層と III族元素としてＩｎを含むＩｎ
系 III−Ｖ族化合物半導体層とからなる対の層を１対以
上成長する工程と、 III−Ｖ族化合物半導体デバイス層
を成長する工程と、島状に形成したマスクパターンを用
いて、 III−Ｖ族化合物半導体バッファ層まで至る溝が
形成されるようにエッチングしてメサを形成する工程
と、次工程において III−Ｖ族化合物半導体スペーサ層
のみをエッチングして除去すると共にこの除去領域を空
隙部とすることができるように、化合物半導体層の積層
体の表面に支持膜を選択的に形成する工程と、 III−Ｖ
族化合物半導体スペーサ層のみをエッチングして除去す
ると共にこの除去領域を空隙部とする工程と、空隙部内
に露出したＩｎ系 III−Ｖ族化合物半導体層からＶ族元
素を熱的に蒸発させてＩｎ系 III−Ｖ族化合物半導体層
をＩｎ系金属層に変換する工程と、Ｉｎ系金属層を介し
て III−Ｖ族化合物半導体バッファ層と III−Ｖ族化合
物半導体デバイス層とを圧着する工程とを少なくとも有
することを特徴とする元素半導体基板上の金属膜／化合
物半導体積層構造の製造方法。本発明によればIV族半導
体基板上に III−Ｖ族化合物半導体スペーサ層と III族
元素としてＩｎを含むＩｎ系 III−Ｖ族化合物半導体層
とからなる層を１対以上成長する工程と、 III−Ｖ族化
合物半導体デバイス層を成長する工程と、島状に形成し
たマスクパターンを用いて、IV族半導体基板まで至る溝
が形成されるようにエッチングしてメサを形成する工程
と、次工程において III−Ｖ族化合物半導体スペーサ層
のみをエッチングして除去すると共にこの除去領域を空
隙部とすることができるように、化合物半導体層の積層
体の表面に支持膜を選択的に形成する工程と、 III−Ｖ
族化合物半導体スペーサ層のみをエッチングして除去す
ると共にこの除去領域を空隙部とする工程と、空隙部内
に露出したＩｎ系 III−Ｖ族化合物半導体層からＶ族元
素を熱的に蒸発させてＩｎ系 III−Ｖ族化合物半導体層
をＩｎ系金属層に変換する工程と、Ｉｎ系金属層を介し
てIV族半導体基板とIII−Ｖ族化合物半導体デバイス層
とを圧着する工程とを少なくとも有することを特徴とす
る元素半導体基板上の金属膜／化合物半導体積層構造の
製造方法。
Ｖ族化合物半導体バッファ層を介して、 III−Ｖ族化合
物半導体スペーサ層と III族元素としてＩｎを含むＩｎ
系 III−Ｖ族化合物半導体層とからなる対の層を１対以
上成長する工程と、 III−Ｖ族化合物半導体デバイス層
を成長する工程と、島状に形成したマスクパターンを用
いて、 III−Ｖ族化合物半導体バッファ層まで至る溝が
形成されるようにエッチングしてメサを形成する工程
と、次工程において III−Ｖ族化合物半導体スペーサ層
のみをエッチングして除去すると共にこの除去領域を空
隙部とすることができるように、化合物半導体層の積層
体の表面に支持膜を選択的に形成する工程と、 III−Ｖ
族化合物半導体スペーサ層のみをエッチングして除去す
ると共にこの除去領域を空隙部とする工程と、空隙部内
に露出したＩｎ系 III−Ｖ族化合物半導体層からＶ族元
素を熱的に蒸発させてＩｎ系 III−Ｖ族化合物半導体層
をＩｎ系金属層に変換する工程と、Ｉｎ系金属層を介し
て III−Ｖ族化合物半導体バッファ層と III−Ｖ族化合
物半導体デバイス層とを圧着する工程とを少なくとも有
することを特徴とする元素半導体基板上の金属膜／化合
物半導体積層構造の製造方法。本発明によればIV族半導
体基板上に III−Ｖ族化合物半導体スペーサ層と III族
元素としてＩｎを含むＩｎ系 III−Ｖ族化合物半導体層
とからなる層を１対以上成長する工程と、 III−Ｖ族化
合物半導体デバイス層を成長する工程と、島状に形成し
たマスクパターンを用いて、IV族半導体基板まで至る溝
が形成されるようにエッチングしてメサを形成する工程
と、次工程において III−Ｖ族化合物半導体スペーサ層
のみをエッチングして除去すると共にこの除去領域を空
隙部とすることができるように、化合物半導体層の積層
体の表面に支持膜を選択的に形成する工程と、 III−Ｖ
族化合物半導体スペーサ層のみをエッチングして除去す
ると共にこの除去領域を空隙部とする工程と、空隙部内
に露出したＩｎ系 III−Ｖ族化合物半導体層からＶ族元
素を熱的に蒸発させてＩｎ系 III−Ｖ族化合物半導体層
をＩｎ系金属層に変換する工程と、Ｉｎ系金属層を介し
てIV族半導体基板とIII−Ｖ族化合物半導体デバイス層
とを圧着する工程とを少なくとも有することを特徴とす
る元素半導体基板上の金属膜／化合物半導体積層構造の
製造方法。
【００１５】さらにＩｎ系 III−Ｖ族化合物半導体層が
ＩｎＰ層であることを特徴とする元素半導体基板上の金
属膜／化合物半導体積層構造の製造方法が得られる。さ
らに圧着する工程において、Ｉｎ系金属層を融点以上に
保持するか、またはＩｎ系金属層に超音波振動を与える
か、またはこれらの手段を併用することでＩｎ系金属層
を溶融することを特徴とする元素半導体基板上の金属膜
／化合物半導体積層構造の製造方法が得られる。
ＩｎＰ層であることを特徴とする元素半導体基板上の金
属膜／化合物半導体積層構造の製造方法が得られる。さ
らに圧着する工程において、Ｉｎ系金属層を融点以上に
保持するか、またはＩｎ系金属層に超音波振動を与える
か、またはこれらの手段を併用することでＩｎ系金属層
を溶融することを特徴とする元素半導体基板上の金属膜
／化合物半導体積層構造の製造方法が得られる。
【００１６】また本発明によればIV族半導体基板上に I
II−Ｖ族化合物半導体バッファ層を介して、 III−Ｖ族
化合物半導体スペーサ層を成長する工程と、 III−Ｖ族
化合物半導体デバイス層を成長する工程と、島状に形成
したマスクパターンを用い、III−Ｖ族化合物半導体デ
バイス層を成長する工程と、島状に形成したマスクパタ
ーンを用い、 III−Ｖ族化合物半導体バッファ層まで至
る溝が形成されるようにエッチングしてメサを形成する
工程と、次工程において III−Ｖ族化合物半導体スペー
サ層のみをエッチングして除去すると共にこの除去領域
を空隙部とすることができるように、化合物半導体層の
積層体の表面に支持膜を選択的に形成する工程と、 III
−Ｖ族化合物半導体スペーサ層のみをエッチングして除
去すると共にこの除去領域を空隙部とする工程と、異方
性スパッタ法を用いて空隙部の内部表面を除いた化合物
半導体層の積層体の全面に絶縁体膜を形成する工程と、
気相成長法を用いて空隙部の内部表面に III族元素とし
てＩｎを含むＩｎ系 III−Ｖ族化合物半導体層を選択的
に成長する工程と、Ｉｎ系 III−Ｖ族化合物半導体層か
らＶ族元素を熱的に蒸発させてＩｎ系 III−Ｖ族化合物
半導体層をＩｎ系金属層に変換する工程と、Ｉｎ系金属
層を介して III−Ｖ族化合物半導体バッファ層と III−
Ｖ族化合物半導体デバイス層とを圧着する工程とを少な
くとも有することを特徴とする元素半導体基板上の金属
膜／化合物半導体積層構造の製造方法。さらにIV族半導
体基板上に III−Ｖ族化合物半導体スペーサ層を成長す
る工程と、 III−Ｖ族化合物半導体デバイス層を成長す
る工程と、島状に形成したマスクパターンを用い、IV族
半導体基板まで至る溝が形成されるようにエッチングし
てメサを形成する工程と、次工程において III−Ｖ族化
合物半導体スペーサ層のみをエッチングして除去すると
共にこの除去領域を空隙部とすることができるように、
化合物半導体層の積層体の表面に支持膜を選択的に形成
する工程と、 III−Ｖ族化合物半導体スペーサ層のみを
エッチングして除去すると共にこの除去領域を空隙部と
する工程と、異方性スパッタ法を用いて空隙部の内部表
面を除いた化合物半導体層の積層体の全面に絶縁体膜を
形成する工程と、気相成長法を用いて空隙部の内部表面
に III族元素としてＩｎを含むＩｎ系 III−Ｖ族化合物
半導体層を選択的に成長する工程と、Ｉｎ系 III−Ｖ族
化合物半導体層からＶ族元素を熱的に蒸発させてＩｎ系
III−Ｖ族化合物半導体層をＩｎ系金属層に変換する工
程と、Ｉｎ系金属層を介してIV族半導体基板と III−Ｖ
族化合物半導体デバイス層とを圧着する工程とを少なく
とも有することを特徴とする元素半導体基板上の金属膜
／化合物半導体積層構造の製造方法。
II−Ｖ族化合物半導体バッファ層を介して、 III−Ｖ族
化合物半導体スペーサ層を成長する工程と、 III−Ｖ族
化合物半導体デバイス層を成長する工程と、島状に形成
したマスクパターンを用い、III−Ｖ族化合物半導体デ
バイス層を成長する工程と、島状に形成したマスクパタ
ーンを用い、 III−Ｖ族化合物半導体バッファ層まで至
る溝が形成されるようにエッチングしてメサを形成する
工程と、次工程において III−Ｖ族化合物半導体スペー
サ層のみをエッチングして除去すると共にこの除去領域
を空隙部とすることができるように、化合物半導体層の
積層体の表面に支持膜を選択的に形成する工程と、 III
−Ｖ族化合物半導体スペーサ層のみをエッチングして除
去すると共にこの除去領域を空隙部とする工程と、異方
性スパッタ法を用いて空隙部の内部表面を除いた化合物
半導体層の積層体の全面に絶縁体膜を形成する工程と、
気相成長法を用いて空隙部の内部表面に III族元素とし
てＩｎを含むＩｎ系 III−Ｖ族化合物半導体層を選択的
に成長する工程と、Ｉｎ系 III−Ｖ族化合物半導体層か
らＶ族元素を熱的に蒸発させてＩｎ系 III−Ｖ族化合物
半導体層をＩｎ系金属層に変換する工程と、Ｉｎ系金属
層を介して III−Ｖ族化合物半導体バッファ層と III−
Ｖ族化合物半導体デバイス層とを圧着する工程とを少な
くとも有することを特徴とする元素半導体基板上の金属
膜／化合物半導体積層構造の製造方法。さらにIV族半導
体基板上に III−Ｖ族化合物半導体スペーサ層を成長す
る工程と、 III−Ｖ族化合物半導体デバイス層を成長す
る工程と、島状に形成したマスクパターンを用い、IV族
半導体基板まで至る溝が形成されるようにエッチングし
てメサを形成する工程と、次工程において III−Ｖ族化
合物半導体スペーサ層のみをエッチングして除去すると
共にこの除去領域を空隙部とすることができるように、
化合物半導体層の積層体の表面に支持膜を選択的に形成
する工程と、 III−Ｖ族化合物半導体スペーサ層のみを
エッチングして除去すると共にこの除去領域を空隙部と
する工程と、異方性スパッタ法を用いて空隙部の内部表
面を除いた化合物半導体層の積層体の全面に絶縁体膜を
形成する工程と、気相成長法を用いて空隙部の内部表面
に III族元素としてＩｎを含むＩｎ系 III−Ｖ族化合物
半導体層を選択的に成長する工程と、Ｉｎ系 III−Ｖ族
化合物半導体層からＶ族元素を熱的に蒸発させてＩｎ系
III−Ｖ族化合物半導体層をＩｎ系金属層に変換する工
程と、Ｉｎ系金属層を介してIV族半導体基板と III−Ｖ
族化合物半導体デバイス層とを圧着する工程とを少なく
とも有することを特徴とする元素半導体基板上の金属膜
／化合物半導体積層構造の製造方法。
【００１７】さらにＩｎ系 III−Ｖ族化合物半導体層が
ＩｎＰ層であることを特徴とする元素半導体基板上の金
属膜／化合物半導体積層構造の製造方法が得られる。さ
らに圧着する工程において、Ｉｎ系金属層を融点以上に
保持するか、またはＩｎ系金属層に超音波振動を与える
か、またはこれらの手段を併用することでＩｎ系金属層
を溶融することを特徴とする元素半導体基板上の金属膜
／化合物半導体積層構造の製造方法が得られる。
ＩｎＰ層であることを特徴とする元素半導体基板上の金
属膜／化合物半導体積層構造の製造方法が得られる。さ
らに圧着する工程において、Ｉｎ系金属層を融点以上に
保持するか、またはＩｎ系金属層に超音波振動を与える
か、またはこれらの手段を併用することでＩｎ系金属層
を溶融することを特徴とする元素半導体基板上の金属膜
／化合物半導体積層構造の製造方法が得られる。
【００１８】
【作用】Ｓｉ基板とＩＩＩ−Ｖ族化合物半導体との熱膨
張係数差による熱歪みの発生を避けるには、これを容易
に緩和できる様な十分に柔らかい物質を中間層として挿
入すれば良く、なにも基板から完全に分離しておく必要
はない。例えば金属、中でも金属Ｉｎは弾性率が小さ
く、さらに融点が約１５７℃と非常に低いため理想的で
ある。高温での結晶成長中、さらに成長後の冷却時も融
点付近まで液状の金属Ｉｎ中間層によって熱歪をほぼ１
００％吸収できる。
張係数差による熱歪みの発生を避けるには、これを容易
に緩和できる様な十分に柔らかい物質を中間層として挿
入すれば良く、なにも基板から完全に分離しておく必要
はない。例えば金属、中でも金属Ｉｎは弾性率が小さ
く、さらに融点が約１５７℃と非常に低いため理想的で
ある。高温での結晶成長中、さらに成長後の冷却時も融
点付近まで液状の金属Ｉｎ中間層によって熱歪をほぼ１
００％吸収できる。
【００１９】この金属Ｉｎ中間層の形成方法であるが、
少なくとも液状の金属Ｉｎ層上に後から目的のＩＩＩ−
Ｖ族化合物半導体単結晶層を成長することは原理的に不
可能である。ところでＩｎＰやＩｎＡｓなどＩｎ系結晶
では、表面からのＰやＡｓの脱離が極めて容易に起こ
る。中でもＩｎＰ表面からのＰの脱離は、Ｇａ系結晶、
例えばＧａＡｓ表面からのＡｓの脱離に比べてその脱離
速度定数が２〜３桁も大きい。そのためＩｎＰ結晶の成
長時にはＰの脱離を防止するため通常大きなＶ族／ＩＩ
Ｉ族原料ガス供給比が必要となる。
少なくとも液状の金属Ｉｎ層上に後から目的のＩＩＩ−
Ｖ族化合物半導体単結晶層を成長することは原理的に不
可能である。ところでＩｎＰやＩｎＡｓなどＩｎ系結晶
では、表面からのＰやＡｓの脱離が極めて容易に起こ
る。中でもＩｎＰ表面からのＰの脱離は、Ｇａ系結晶、
例えばＧａＡｓ表面からのＡｓの脱離に比べてその脱離
速度定数が２〜３桁も大きい。そのためＩｎＰ結晶の成
長時にはＰの脱離を防止するため通常大きなＶ族／ＩＩ
Ｉ族原料ガス供給比が必要となる。
【００２０】本発明の製造方法では例えば、ＩｎＰの場
合、いずれもメサ構造断面からの選択エッチングで隙間
を形成させる工程と、隙間の内部表面にＩｎＰ層を露出
させる工程を有している。この時に隙間内部のＩｎＰ層
以外におけるメサ構造の露出部分が例えばＧａＡｓであ
るか、あるいは熱的に安定な絶縁膜で覆われているよう
にしておく。その後にＩｎＰ表面からのＰの脱離は十分
大きく、しかしＧａＡｓ表面からのＡｓの脱離は十分小
さい温度に設定してＶ族原料ガスの供給を停止すればＩ
ｎＰ層からＰが脱離するためＩｎＰ層を金属Ｉｎ層に変
換することができる。その後にＩｎの融点約１５７℃以
上に加熱するか超音波振動を与えるなどしながら上から
押さえ、金属Ｉｎ層を介して上下の層を圧着すればよ
い。
合、いずれもメサ構造断面からの選択エッチングで隙間
を形成させる工程と、隙間の内部表面にＩｎＰ層を露出
させる工程を有している。この時に隙間内部のＩｎＰ層
以外におけるメサ構造の露出部分が例えばＧａＡｓであ
るか、あるいは熱的に安定な絶縁膜で覆われているよう
にしておく。その後にＩｎＰ表面からのＰの脱離は十分
大きく、しかしＧａＡｓ表面からのＡｓの脱離は十分小
さい温度に設定してＶ族原料ガスの供給を停止すればＩ
ｎＰ層からＰが脱離するためＩｎＰ層を金属Ｉｎ層に変
換することができる。その後にＩｎの融点約１５７℃以
上に加熱するか超音波振動を与えるなどしながら上から
押さえ、金属Ｉｎ層を介して上下の層を圧着すればよ
い。
【００２１】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。 （実施例１）図１（ａ）〜（ｇ）には本発明の請求項１
の発明の一例の製造工程を各段階における断面図で示し
た。
て詳細に説明する。 （実施例１）図１（ａ）〜（ｇ）には本発明の請求項１
の発明の一例の製造工程を各段階における断面図で示し
た。
【００２２】図１（ａ）に示すように例えばまずＳｉ基
板１上に３μｍ厚のＧａＡｓバッファ層２、０．５μｍ
厚のＡｌＧａＡｓスペーサ層３、０．５μｍ厚のＩｎＰ
層４、最後に１μｍ厚の第一のＧａＡｓデバイス層５を
ＭＢＥ成長する。
板１上に３μｍ厚のＧａＡｓバッファ層２、０．５μｍ
厚のＡｌＧａＡｓスペーサ層３、０．５μｍ厚のＩｎＰ
層４、最後に１μｍ厚の第一のＧａＡｓデバイス層５を
ＭＢＥ成長する。
【００２３】次に、図１（ｂ）に示すようにパターニン
グしたＳｉＯ2 膜６をマスクとして化合物半導体層をエ
ッチングしメサを形成する。
グしたＳｉＯ2 膜６をマスクとして化合物半導体層をエ
ッチングしメサを形成する。
【００２４】次に、図１（ｃ）に示すように全面にＳｉ
Ｏ2 膜を形成後、メサ側面の一部を少なくとも含む部分
のＳｉＯ2 膜を除去してＳｉＯ2 支持膜７を形成する。
Ｏ2 膜を形成後、メサ側面の一部を少なくとも含む部分
のＳｉＯ2 膜を除去してＳｉＯ2 支持膜７を形成する。
【００２５】次に、図１（ｄ）に示すようにＡｌＧａＡ
ｓスペーサ層３をメサ側面に露出した断面部分から選択
エッチングによって除去する。
ｓスペーサ層３をメサ側面に露出した断面部分から選択
エッチングによって除去する。
【００２６】次に、図１（ｅ）に示すように６００℃以
下、４５０℃以上の適当な温度に加熱して、一部断面お
よび下面部分が露出したＩｎＰ層４からＰを脱離させて
ＩｎＰ層４を金属Ｉｎ層８に変換する。
下、４５０℃以上の適当な温度に加熱して、一部断面お
よび下面部分が露出したＩｎＰ層４からＰを脱離させて
ＩｎＰ層４を金属Ｉｎ層８に変換する。
【００２７】次に、図１（ｆ）に示すようにＩｎの融点
約１５７℃以上で上から押さえ、金属Ｉｎ層８を介して
ＧａＡｓバッファ層２と第一のＧａＡｓデバイス層５を
圧着した後、ＳｉＯ2 膜６およびＳｉＯ2 支持膜７を除
去する。
約１５７℃以上で上から押さえ、金属Ｉｎ層８を介して
ＧａＡｓバッファ層２と第一のＧａＡｓデバイス層５を
圧着した後、ＳｉＯ2 膜６およびＳｉＯ2 支持膜７を除
去する。
【００２８】以上のプロセスによって第一のＧａＡｓデ
バイス層５の残留熱歪は低減できるが、さらに適当な欠
陥低減層をメサ上に成長する場合について説明する。こ
の場合もメサの金属Ｉｎ層より上部とそれ以外の部分は
実質的に分離しておく必要がある。上記プロセスではメ
サ側壁を例えば異方性ドライエッチングで垂直に形成し
ておき、ＭＢＥ法で上方から分子線を当てて成長すれば
よい。
バイス層５の残留熱歪は低減できるが、さらに適当な欠
陥低減層をメサ上に成長する場合について説明する。こ
の場合もメサの金属Ｉｎ層より上部とそれ以外の部分は
実質的に分離しておく必要がある。上記プロセスではメ
サ側壁を例えば異方性ドライエッチングで垂直に形成し
ておき、ＭＢＥ法で上方から分子線を当てて成長すれば
よい。
【００２９】図１（ｇ）に示すように例えばまず０．７
μｍ厚の第二のＧａＡｓデバイス層９を、途中９００℃
〜４５０℃の熱サイクルアニールを２回ほど行いながら
成長し、次にＩｎＧａＡｓ／ＧａＡｓ歪超格子層１０
（Ｉｎ0 . 2 Ｇａ0 . 8 Ａｓ：１０ｎｍ、ＧａＡｓ：２
０ｎｍ、×１０周期）を成長し、さらに例えば１μｍ厚
の第三のＧａＡｓデバイス層１１を成長する。
μｍ厚の第二のＧａＡｓデバイス層９を、途中９００℃
〜４５０℃の熱サイクルアニールを２回ほど行いながら
成長し、次にＩｎＧａＡｓ／ＧａＡｓ歪超格子層１０
（Ｉｎ0 . 2 Ｇａ0 . 8 Ａｓ：１０ｎｍ、ＧａＡｓ：２
０ｎｍ、×１０周期）を成長し、さらに例えば１μｍ厚
の第三のＧａＡｓデバイス層１１を成長する。
【００３０】得られたＧａＡｓ層の結晶品質を調べるた
め行ったホトルミネッセンス（ＰＬ）測定からはＧａＡ
ｓ基板上の成長層と遜色のない発光強度が得られ、また
発光波長のシフトもなく歪みは完全に緩和されているこ
とが分かった。またＴＥＭ観察の結果、転位密度も多く
て１０4 〜１０5 ｃｍ- 2 と極めて良好な結晶品質が得
られていることが分かった。 （実施例２）次に本発明を実施例１と同様のプロセスで
ＩｎＰに格子整合する系に応用した。図２（ａ）〜
（ｄ）にその一例としての製造工程を各段階における断
面図で示した。
め行ったホトルミネッセンス（ＰＬ）測定からはＧａＡ
ｓ基板上の成長層と遜色のない発光強度が得られ、また
発光波長のシフトもなく歪みは完全に緩和されているこ
とが分かった。またＴＥＭ観察の結果、転位密度も多く
て１０4 〜１０5 ｃｍ- 2 と極めて良好な結晶品質が得
られていることが分かった。 （実施例２）次に本発明を実施例１と同様のプロセスで
ＩｎＰに格子整合する系に応用した。図２（ａ）〜
（ｄ）にその一例としての製造工程を各段階における断
面図で示した。
【００３１】図２（ａ）に示すように例えばまずＳｉ基
板１上に０．５μｍ厚のＧａＡｓバッファ層２、２μｍ
厚のＩｎＧａＡｓバッファ層２１、０．５μｍ厚の第一
のＩｎＰ層２２、０．５μｍ厚のＩｎＡｌＡｓスペーサ
層２３、０．５μｍ厚の第二のＩｎＰ層２４、１μｍ厚
のＩｎＧａＡｓデバイス層２５を例えばＶ族原料として
アルシン（ＡｓＨ3 ）およびホスフィン（ＰＨ3 ）を用
いるガスソースＭＢＥ法で順次成長し、さらにパターニ
ングしたＳｉＯ2 膜６をマスクとして化合物半導体層を
エッチングしメサを形成する。
板１上に０．５μｍ厚のＧａＡｓバッファ層２、２μｍ
厚のＩｎＧａＡｓバッファ層２１、０．５μｍ厚の第一
のＩｎＰ層２２、０．５μｍ厚のＩｎＡｌＡｓスペーサ
層２３、０．５μｍ厚の第二のＩｎＰ層２４、１μｍ厚
のＩｎＧａＡｓデバイス層２５を例えばＶ族原料として
アルシン（ＡｓＨ3 ）およびホスフィン（ＰＨ3 ）を用
いるガスソースＭＢＥ法で順次成長し、さらにパターニ
ングしたＳｉＯ2 膜６をマスクとして化合物半導体層を
エッチングしメサを形成する。
【００３２】次に、図２（ｂ）に示すように全面にＳｉ
Ｏ2 膜を形成後、メサ側面の一部を少なくとも含む部分
のＳｉＯ2 膜を除去してＳｉＯ2 支持膜７を形成し、Ｉ
ｎＡｌＡｓスペーサ層２３をメサ側面の露出断面部分か
ら選択エッチングによって除去する。
Ｏ2 膜を形成後、メサ側面の一部を少なくとも含む部分
のＳｉＯ2 膜を除去してＳｉＯ2 支持膜７を形成し、Ｉ
ｎＡｌＡｓスペーサ層２３をメサ側面の露出断面部分か
ら選択エッチングによって除去する。
【００３３】次に、図２（ｃ）に示すように５５０℃以
下、４５０℃以上の適当な温度に加熱して、一部断面お
よび表面部分が露出した第一のＩｎＰ層２２および第二
のＩｎＰ層２４からＰを脱離させてこれらを金属Ｉｎ下
面層２６および金属Ｉｎ上面層２７に変換する。
下、４５０℃以上の適当な温度に加熱して、一部断面お
よび表面部分が露出した第一のＩｎＰ層２２および第二
のＩｎＰ層２４からＰを脱離させてこれらを金属Ｉｎ下
面層２６および金属Ｉｎ上面層２７に変換する。
【００３４】次に、図２（ｄ）に示すようにＩｎの融点
約１５７℃以上で上から押さえ、金属Ｉｎ下面層２６お
よび金属Ｉｎ上面層２７を介してＩｎＧａＡｓバッファ
層２１とＩｎＧａＡｓデバイス層２５を圧着した後、Ｓ
ｉＯ2 膜６およびＳｉＯ2 支持膜７を除去する。 （実施例３）次に実施例２と同様にＩｎＰに格子整合す
る系においてバッファ層およびデバイス層が主にＩｎＰ
層である場合について説明する。図３（ａ）〜（ｄ）に
その一例としての製造工程を各段階における断面図で示
した。
約１５７℃以上で上から押さえ、金属Ｉｎ下面層２６お
よび金属Ｉｎ上面層２７を介してＩｎＧａＡｓバッファ
層２１とＩｎＧａＡｓデバイス層２５を圧着した後、Ｓ
ｉＯ2 膜６およびＳｉＯ2 支持膜７を除去する。 （実施例３）次に実施例２と同様にＩｎＰに格子整合す
る系においてバッファ層およびデバイス層が主にＩｎＰ
層である場合について説明する。図３（ａ）〜（ｄ）に
その一例としての製造工程を各段階における断面図で示
した。
【００３５】図３（ａ）に示すように例えばまずＳｉ基
板１上に０．５μｍ厚のＧａＡｓバッファ層２、１．７
μｍ厚のＩｎＰバッファ層３１、０．３μｍ厚の第一の
ＩｎＧａＡｓバリヤ層３２、０．５μｍ厚の第一のＩｎ
Ｐ層２２、０．５μｍ厚のＩｎＡｌＡｓスペーサ層２
３、０．５μｍ厚の第二のＩｎＰ層２４、０．３μｍ厚
の第二のＩｎＧａＡｓバリヤ層３３、０．７μｍ厚のＩ
ｎＰデバイス層３４をガスソースＭＢＥ法で順次成長
し、さらにパターニングしたＳｉＯ2 膜６をマスクとし
て化合物半導体層をエッチングしてメサを形成する。
板１上に０．５μｍ厚のＧａＡｓバッファ層２、１．７
μｍ厚のＩｎＰバッファ層３１、０．３μｍ厚の第一の
ＩｎＧａＡｓバリヤ層３２、０．５μｍ厚の第一のＩｎ
Ｐ層２２、０．５μｍ厚のＩｎＡｌＡｓスペーサ層２
３、０．５μｍ厚の第二のＩｎＰ層２４、０．３μｍ厚
の第二のＩｎＧａＡｓバリヤ層３３、０．７μｍ厚のＩ
ｎＰデバイス層３４をガスソースＭＢＥ法で順次成長
し、さらにパターニングしたＳｉＯ2 膜６をマスクとし
て化合物半導体層をエッチングしてメサを形成する。
【００３６】次に、図３（ｂ）に示すように全面にＳｉ
Ｏ2 膜を形成後、メサ側面の一部を少なくとも含む部分
のＳｉＯ2 膜を除去してＳｉＯ2 支持膜７を形成し、Ｉ
ｎＡｌＡｓスペーサ層２３をメサ側面の露出断面部分か
ら選択エッチングによって除去する。
Ｏ2 膜を形成後、メサ側面の一部を少なくとも含む部分
のＳｉＯ2 膜を除去してＳｉＯ2 支持膜７を形成し、Ｉ
ｎＡｌＡｓスペーサ層２３をメサ側面の露出断面部分か
ら選択エッチングによって除去する。
【００３７】次に、図３（ｃ）に示すように異方性スパ
ッタ法を用いてメサ側面開口部の内部を除いた全面にＳ
ｉＯ2 保護膜３５を形成し、その後に５５０℃以下、４
５０℃以上の適当な温度に加熱して、表面部分が露出し
た第一のＩｎＰ層２２および第二のＩｎＰ層２４からＰ
を脱離させてこれらを金属Ｉｎ下面層２６および金属Ｉ
ｎ上面層２７に変換する。
ッタ法を用いてメサ側面開口部の内部を除いた全面にＳ
ｉＯ2 保護膜３５を形成し、その後に５５０℃以下、４
５０℃以上の適当な温度に加熱して、表面部分が露出し
た第一のＩｎＰ層２２および第二のＩｎＰ層２４からＰ
を脱離させてこれらを金属Ｉｎ下面層２６および金属Ｉ
ｎ上面層２７に変換する。
【００３８】次に、図３（ｄ）に示すようにＩｎの融点
約１５７℃以上で上から押さえ、金属Ｉｎ下面層２６お
よび金属Ｉｎ上面層２７を介して第一のＩｎＧａＡｓバ
リヤ層３２と第二のＩｎＧａＡｓバリヤ層３３を圧着し
た後、ＳｉＯ2 膜６、ＳｉＯ2 支持膜７およびＳｉＯ2
保護膜３５を除去する。 （実施例４）実施例１ではＧａＡｓ系単結晶層の間に格
子定数の大きく異なるＩｎＰ単結晶層を直接成長で形成
する必要があるため、この部分で多くの格子不整合欠陥
が発生する。これを避けるには請求項２の発明の方法が
有効であり、図４（ａ）〜（ｅ）にその一例としての製
造工程を各段階における断面図で示した。
約１５７℃以上で上から押さえ、金属Ｉｎ下面層２６お
よび金属Ｉｎ上面層２７を介して第一のＩｎＧａＡｓバ
リヤ層３２と第二のＩｎＧａＡｓバリヤ層３３を圧着し
た後、ＳｉＯ2 膜６、ＳｉＯ2 支持膜７およびＳｉＯ2
保護膜３５を除去する。 （実施例４）実施例１ではＧａＡｓ系単結晶層の間に格
子定数の大きく異なるＩｎＰ単結晶層を直接成長で形成
する必要があるため、この部分で多くの格子不整合欠陥
が発生する。これを避けるには請求項２の発明の方法が
有効であり、図４（ａ）〜（ｅ）にその一例としての製
造工程を各段階における断面図で示した。
【００３９】図４（ａ）に示すように例えばまずＳｉ基
板１上に２．５μｍ厚のＧａＡｓバッファ層２、１．５
μｍ厚のＡｌＧａＡｓスペーサ層３、最後に１μｍ厚の
第一のＧａＡｓデバイス層５を成長し、さらにパターニ
ングしたＳｉＯ2 膜６をマスクとして化合物半導体層を
エッチングしメサを形成する。成長にはＭＢＥ法、ガス
ソースＭＢＥ法、または例えばＩＩＩ族有機金属原料と
してトリエチルガリウム（ＴＥＧ）およびトリエチルア
ルミニウム（ＴＥＡ）、Ｖ族原料としてはアルシン（Ａ
ｓＨ3 ）を用いたＭＯＣＶＤ法などを用いることができ
る。
板１上に２．５μｍ厚のＧａＡｓバッファ層２、１．５
μｍ厚のＡｌＧａＡｓスペーサ層３、最後に１μｍ厚の
第一のＧａＡｓデバイス層５を成長し、さらにパターニ
ングしたＳｉＯ2 膜６をマスクとして化合物半導体層を
エッチングしメサを形成する。成長にはＭＢＥ法、ガス
ソースＭＢＥ法、または例えばＩＩＩ族有機金属原料と
してトリエチルガリウム（ＴＥＧ）およびトリエチルア
ルミニウム（ＴＥＡ）、Ｖ族原料としてはアルシン（Ａ
ｓＨ3 ）を用いたＭＯＣＶＤ法などを用いることができ
る。
【００４０】次に、図４（ｂ）に示すように全面にＳｉ
Ｏ2 膜を形成後、メサ側面の一部を少なくとも含む部分
のＳｉＯ2 膜を除去してＳｉＯ2 支持膜７を形成し、Ａ
ｌＧａＡｓスペーサ層３をメサ側面に露出した断面部分
から選択エッチングによって除去する。
Ｏ2 膜を形成後、メサ側面の一部を少なくとも含む部分
のＳｉＯ2 膜を除去してＳｉＯ2 支持膜７を形成し、Ａ
ｌＧａＡｓスペーサ層３をメサ側面に露出した断面部分
から選択エッチングによって除去する。
【００４１】次に、図４（ｃ）に示すように異方性スパ
ッタ法を用いてメサ側面開口部の内部を除いた全面にＳ
ｉＯ2 薄膜４１を形成し、さらに気相成長法を用いてメ
サ側面開口の内部にそれぞれ０．５μｍ厚のＩｎＰ下面
層４２、ＩｎＰ上面層４３を選択成長する。ＩｎＰの気
相選択成長には例えばＩＩＩ族有機金属原料としてジメ
チルインジウムクロライド（ＤＭＩｎＣｌ）あるいはト
リメチルインジウム（ＴＭＩｎ）、Ｖ族原料としてはホ
スフィン（ＰＨ3 ）を用いたＭＯＣＶＤ法を用いること
ができる。
ッタ法を用いてメサ側面開口部の内部を除いた全面にＳ
ｉＯ2 薄膜４１を形成し、さらに気相成長法を用いてメ
サ側面開口の内部にそれぞれ０．５μｍ厚のＩｎＰ下面
層４２、ＩｎＰ上面層４３を選択成長する。ＩｎＰの気
相選択成長には例えばＩＩＩ族有機金属原料としてジメ
チルインジウムクロライド（ＤＭＩｎＣｌ）あるいはト
リメチルインジウム（ＴＭＩｎ）、Ｖ族原料としてはホ
スフィン（ＰＨ3 ）を用いたＭＯＣＶＤ法を用いること
ができる。
【００４２】次に、図４（ｄ）に示すように６００℃以
下、４５０℃以上の適当な基板温度でＶ族原料ガスの供
給を一定時間停止し、表面および一部断面部分が露出し
たＩｎＰ下面層４２およびＩｎＰ上面積４３からＰを脱
離させてそれぞれ金属Ｉｎ下面層２６および金属Ｉｎ上
面層２７に変換する。
下、４５０℃以上の適当な基板温度でＶ族原料ガスの供
給を一定時間停止し、表面および一部断面部分が露出し
たＩｎＰ下面層４２およびＩｎＰ上面積４３からＰを脱
離させてそれぞれ金属Ｉｎ下面層２６および金属Ｉｎ上
面層２７に変換する。
【００４３】次に、図４（ｅ）に示すようにＩｎの融点
約１５７℃以上で上から押さえ、金属Ｉｎ下面層２６お
よび金属Ｉｎ上面層２７を介してＧａＡｓバッファ層２
と第一のＧａＡｓデバイス層５を圧着した後、ＳｉＯ2
膜６、ＳｉＯ2 支持膜７およびＳｉＯ2 薄膜４１を除去
する。
約１５７℃以上で上から押さえ、金属Ｉｎ下面層２６お
よび金属Ｉｎ上面層２７を介してＧａＡｓバッファ層２
と第一のＧａＡｓデバイス層５を圧着した後、ＳｉＯ2
膜６、ＳｉＯ2 支持膜７およびＳｉＯ2 薄膜４１を除去
する。
【００４４】以上のプロセスによって第一のＧａＡｓデ
バイス層５の残留熱歪は低減できる。さらに実施例１と
同様に適当な欠陥低減層をメサ上に成長してもよい。本
実施例の場合は選択成長が可能なＭＯＣＶＤ法を用いて
いる。そこでまず全面に薄いＳｉＯ2 膜を形成した後に
メサ上部のみ除去して開口部を設け、ＭＯＣＶＤ法で欠
陥低減層を選択成長すればよい。
バイス層５の残留熱歪は低減できる。さらに実施例１と
同様に適当な欠陥低減層をメサ上に成長してもよい。本
実施例の場合は選択成長が可能なＭＯＣＶＤ法を用いて
いる。そこでまず全面に薄いＳｉＯ2 膜を形成した後に
メサ上部のみ除去して開口部を設け、ＭＯＣＶＤ法で欠
陥低減層を選択成長すればよい。
【００４５】以上の４つの実施例では絶縁膜としてＳｉ
Ｏ2 を用いたが、これ以外の例えばＡｌＮやＳｉ3 Ｎ4
などの非晶質膜を用いても良い。また実施例では非晶質
絶縁膜をエッチングマスク、支持膜、保護膜、また選択
成長マスクなどとして用いているが、これらの機能を有
し、また他のプロセスとも整合がとれれば他の半導体結
晶や金属、またレジスト膜など有機物を用いてもよい。
Ｏ2 を用いたが、これ以外の例えばＡｌＮやＳｉ3 Ｎ4
などの非晶質膜を用いても良い。また実施例では非晶質
絶縁膜をエッチングマスク、支持膜、保護膜、また選択
成長マスクなどとして用いているが、これらの機能を有
し、また他のプロセスとも整合がとれれば他の半導体結
晶や金属、またレジスト膜など有機物を用いてもよい。
【００４６】また実施例では選択成長法としてＭＯＣＶ
Ｄ法を用いたが、他のハロゲン輸送法などでもよい。
Ｄ法を用いたが、他のハロゲン輸送法などでもよい。
【００４７】また実施例では金属Ｉｎ層を介して上下層
を圧着する際に、Ｉｎの融点約１５７℃以上に加熱した
が、他の例えば超音波振動を与える方法などを用いても
良い。
を圧着する際に、Ｉｎの融点約１５７℃以上に加熱した
が、他の例えば超音波振動を与える方法などを用いても
良い。
【００４８】また金属層としてはＩｎＰ→Ｉｎと変換が
容易な金属Ｉｎを用いたが、例えばＧａを添加してＩｎ
ＧａＰ→Ｉｎ−Ｇａ合金と変換しても良い。Ｇａの添加
によってＰの脱離は遅くなるが、Ｉｎ−Ｇａ合金の融点
を下げることができる。
容易な金属Ｉｎを用いたが、例えばＧａを添加してＩｎ
ＧａＰ→Ｉｎ−Ｇａ合金と変換しても良い。Ｇａの添加
によってＰの脱離は遅くなるが、Ｉｎ−Ｇａ合金の融点
を下げることができる。
【００４９】さらに実施例ではＳｉ基板上の金属／（Ｉ
ｎ）ＧａＡｓ積層構造を例に説明したが、ＩＶ族基板が
Ｇｅの場合、またＩＩＩ−Ｖ族化合物半導体が他のＩｎ
ＧａＰやＧａＰなどの場合、また複数種類のＩＩＩ−Ｖ
族化合物半導体層が混在する場合にも広く本発明を適用
することができる。
ｎ）ＧａＡｓ積層構造を例に説明したが、ＩＶ族基板が
Ｇｅの場合、またＩＩＩ−Ｖ族化合物半導体が他のＩｎ
ＧａＰやＧａＰなどの場合、また複数種類のＩＩＩ−Ｖ
族化合物半導体層が混在する場合にも広く本発明を適用
することができる。
【００５０】
【発明の効果】以上のように本発明によればＩＶ族単結
晶基板とＩＩＩ−Ｖ族エピタキシャル層の熱膨張係数差
による熱歪みをほぼ完全に緩和でき、従って熱歪みによ
る新たな転位の発生もないため、ＩＶ族半導体単結晶基
板上に高品質なＩＩＩ−Ｖ族化合物半導体単結晶層を有
する金属膜／ＩＩＩ−Ｖ族化合物半導体積層構造が実現
でき、発明効果が示された。
晶基板とＩＩＩ−Ｖ族エピタキシャル層の熱膨張係数差
による熱歪みをほぼ完全に緩和でき、従って熱歪みによ
る新たな転位の発生もないため、ＩＶ族半導体単結晶基
板上に高品質なＩＩＩ−Ｖ族化合物半導体単結晶層を有
する金属膜／ＩＩＩ−Ｖ族化合物半導体積層構造が実現
でき、発明効果が示された。
【図１】本発明の第１の実施例の工程を示す断面図であ
る。
る。
【図２】本発明の第２の実施例の工程を示す断面図であ
る。
る。
【図３】本発明の第３の実施例の工程を示す断面図であ
る。
る。
【図４】本発明の第４の実施例の工程を示す断面図であ
る。
る。
【図５】従来技術の方法の工程を示す断面図である。
１ Ｓｉ基板 ２ ＧａＡｓバッファ層 ３ ＡｌＧａＡｓスペーサ層 ４ ＩｎＰ層 ５ 第一のＧａＡｓデバイス層 ６ ＳｉＯ2 膜 ７ ＳｉＯ2 支持膜 ８ 金属Ｉｎ層 ９ 第二のＧａＡｓデバイス層 １０ ＩｎＧａＡｓ／ＧａＡｓ歪超格子層 １１ 第三のＧａＡｓデバイス層 ２１ ＩｎＧａＡｓバッファ層 ２２ 第一のＩｎＰ層 ２３ ＩｎＡｌＡｓスペーサ層 ２４ 第二のＩｎＰ層 ２５ ＩｎＧａＡｓデバイス層 ２６ 金属Ｉｎ下面層 ２７ 金属Ｉｎ上面層 ３１ ＩｎＰバッファ層 ３２ 第一のＩｎＧａＡｓバリヤ層 ３３ 第二のＩｎＧａＡｓバリヤ層 ３４ ＩｎＰデバイス層 ３５ ＳｉＯ2 保護膜 ４１ ＳｉＯ2 薄膜 ４２ ＩｎＰ下面層 ４３ ＩｎＰ上面層 ５１ ＧａＡｓ層
Claims (6)
- 【請求項１】 IV族半導体基板上に III−Ｖ族化合物半
導体バッファ層を介して、 III−Ｖ族化合物半導体スペ
ーサ層と III族元素としてＩｎを含むＩｎ系III−Ｖ族
化合物半導体層とからなる対の層を１対以上成長する工
程と、 III−Ｖ族化合物半導体デバイス層を成長する工
程と、島状に形成したマスクパターンを用いて、 III−
Ｖ族化合物半導体バッファ層まで至る溝が形成されるよ
うにエッチングしてメサを形成する工程と、次工程にお
いて III−Ｖ族化合物半導体スペーサ層のみをエッチン
グして除去すると共にこの除去領域を空隙部とすること
ができるように、化合物半導体層の積層体の表面に支持
膜を選択的に形成する工程と、 III−Ｖ族化合物半導体
スペーサ層のみをエッチングして除去すると共にこの除
去領域を空隙部とする工程と、空隙部内に露出したＩｎ
系 III−Ｖ族化合物半導体層からＶ族元素を熱的に蒸発
させてＩｎ系 III−Ｖ族化合物半導体層をＩｎ系金属層
に変換する工程と、Ｉｎ系金属層を介して III−Ｖ族化
合物半導体バッファ層と III−Ｖ族化合物半導体デバイ
ス層とを圧着する工程とを少なくとも有することを特徴
とする元素半導体基板上の金属膜／化合物半導体積層構
造の製造方法。 - 【請求項２】 IV族半導体基板上に III−Ｖ族化合物半
導体スペーサ層と III族元素としてＩｎを含むＩｎ系 I
II−Ｖ族化合物半導体層とからなる層を１対以上成長す
る工程と、 III−Ｖ族化合物半導体デバイス層を成長す
る工程と、島状に形成したマスクパターンを用いて、IV
族半導体基板まで至る溝が形成されるようにエッチング
してメサを形成する工程と、次工程において III−Ｖ族
化合物半導体スペーサ層のみをエッチングして除去する
と共にこの除去領域を空隙部とすることができるよう
に、化合物半導体層の積層体の表面に支持膜を選択的に
形成する工程と、 III−Ｖ族化合物半導体スペーサ層の
みをエッチングして除去すると共にこの除去領域を空隙
部とする工程と、空隙部内に露出したＩｎ系 III−Ｖ族
化合物半導体層からＶ族元素を熱的に蒸発させてＩｎ系
III−Ｖ族化合物半導体層をＩｎ系金属層に変換する工
程と、Ｉｎ系金属層を介してIV族半導体基板と III−Ｖ
族化合物半導体デバイス層とを圧着する工程とを少なく
とも有することを特徴とする元素半導体基板上の金属膜
／化合物半導体積層構造の製造方法。 - 【請求項３】 IV族半導体基板上に III−Ｖ族化合物半
導体バッファ層を介して、 III−Ｖ族化合物半導体スペ
ーサ層を成長する工程と、 III−Ｖ族化合物半導体デバ
イス層を成長する工程と、島状に形成したマスクパター
ンを用い、 III−Ｖ族化合物半導体デバイス層を成長す
る工程と、島状に形成したマスクパターンを用い、 III
−Ｖ族化合物半導体バッファ層まで至る溝が形成される
ようにエッチングしてメサを形成する工程と、次工程に
おいて III−Ｖ族化合物半導体スペーサ層のみをエッチ
ングして除去すると共にこの除去領域を空隙部とするこ
とができるように、化合物半導体層の積層体の表面に支
持膜を選択的に形成する工程と、 III−Ｖ族化合物半導
体スペーサ層のみをエッチングして除去すると共にこの
除去領域を空隙部とする工程と、異方性スパッタ法を用
いて空隙部の内部表面を除いた化合物半導体層の積層体
の全面に絶縁体膜を形成する工程と、気相成長法を用い
て空隙部の内部表面に III族元素としてＩｎを含むＩｎ
系 III−Ｖ族化合物半導体層を選択的に成長する工程
と、Ｉｎ系 III−Ｖ族化合物半導体層からＶ族元素を熱
的に蒸発させてＩｎ系 III−Ｖ族化合物半導体層をＩｎ
系金属層に変換する工程と、Ｉｎ系金属層を介して III
−Ｖ族化合物半導体バッファ層と III−Ｖ族化合物半導
体デバイス層とを圧着する工程とを少なくとも有するこ
とを特徴とする元素半導体基板上の金属膜／化合物半導
体積層構造の製造方法。 - 【請求項４】 IV族半導体基板上に III−Ｖ族化合物半
導体スペーサ層を成長する工程と、 III−Ｖ族化合物半
導体デバイス層を成長する工程と、島状に形成したマス
クパターンを用い、IV族半導体基板まで至る溝が形成さ
れるようにエッチングしてメサを形成する工程と、次工
程において III−Ｖ族化合物半導体スペーサ層のみをエ
ッチングして除去すると共にこの除去領域を空隙部とす
ることができるように、化合物半導体層の積層体の表面
に支持膜を選択的に形成する工程と、 III−Ｖ族化合物
半導体スペーサ層のみをエッチングして除去すると共に
この除去領域を空隙部とする工程と、異方性スパッタ法
を用いて空隙部の内部表面を除いた化合物半導体層の積
層体の全面に絶縁体膜を形成する工程と、気相成長法を
用いて空隙部の内部表面に III族元素としてＩｎを含む
Ｉｎ系 III−Ｖ族化合物半導体層を選択的に成長する工
程と、Ｉｎ系 III−Ｖ族化合物半導体層からＶ族元素を
熱的に蒸発させてＩｎ系 III−Ｖ族化合物半導体層をＩ
ｎ系金属層に変換する工程と、Ｉｎ系金属層を介してIV
族半導体基板と III−Ｖ族化合物半導体デバイス層とを
圧着する工程とを少なくとも有することを特徴とする元
素半導体基板上の金属膜／化合物半導体積層構造の製造
方法。 - 【請求項５】 Ｉｎ系 III−Ｖ族化合物半導体層がＩｎ
Ｐ層であることを特徴とする請求項１または２または３
または４記載の元素半導体基板上の金属膜／化合物半導
体積層構造の製造方法。 - 【請求項６】 圧着する工程において、Ｉｎ系金属層を
融点以上に保持するか、またはＩｎ系金属層に超音波振
動を与えるか、またはこれらの手段を併用することでＩ
ｎ系金属層を溶融することを特徴とする請求項１または
２または３または４または５記載の元素半導体基板上の
金属膜／化合物半導体積層構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5037698A JP2560600B2 (ja) | 1993-02-26 | 1993-02-26 | 元素半導体基板上の金属膜／化合物半導体積層構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5037698A JP2560600B2 (ja) | 1993-02-26 | 1993-02-26 | 元素半導体基板上の金属膜／化合物半導体積層構造の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252045A JPH06252045A (ja) | 1994-09-09 |
| JP2560600B2 true JP2560600B2 (ja) | 1996-12-04 |
Family
ID=12504765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5037698A Expired - Fee Related JP2560600B2 (ja) | 1993-02-26 | 1993-02-26 | 元素半導体基板上の金属膜／化合物半導体積層構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560600B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0780253B2 (ja) * | 1989-08-02 | 1995-08-30 | 東洋製罐株式会社 | ラミネート材から成る容器蓋 |
-
1993
- 1993-02-26 JP JP5037698A patent/JP2560600B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06252045A (ja) | 1994-09-09 |
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