JP2556032B2 - バイナリ−トランスバ−サルフイルタ - Google Patents
バイナリ−トランスバ−サルフイルタInfo
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Description
【発明の詳細な説明】 〔概要〕 受信データ“1/0"の歪波形を時間領域で整形するバイ
ナリートランスバーサルフィルタで、特に直列入力デー
タを波形整形の為に並列出力とするシフトレジスタと、
入力クロックf0を基準とし該シフトレジスタにサンプリ
ング周波数Nf0を生成し出力するPLLと、其の出力Nf0を
分周しn並列のアドレスを出力するアドレスカウンタ
と、該シフトレジスタの出力の或る一定個数の波形整形
データを予め記憶して置き前記アドレスカウンタの出力
のn並列のアドレスにより読み出すROMと、其の出力デ
ータをD/A変換し其の変換時に発生した高調波Nf0を除去
して信号を平滑して出力する平滑フィルタとから成るバ
イナリートランスバーサルフィルタにおいて、入力デー
タの伝送速度が2倍を超える変化毎にサンプリング倍数
Nを21づつ2進数で切り替えて、各2倍の変化範囲での
サンプリング周波数を等しくする事で前記D/A変換器の
出力に発生する高調波の位置が常に一定となる様にし1
種類の平滑フィルタだけで済み取り替える必要を無くし
た。
ナリートランスバーサルフィルタで、特に直列入力デー
タを波形整形の為に並列出力とするシフトレジスタと、
入力クロックf0を基準とし該シフトレジスタにサンプリ
ング周波数Nf0を生成し出力するPLLと、其の出力Nf0を
分周しn並列のアドレスを出力するアドレスカウンタ
と、該シフトレジスタの出力の或る一定個数の波形整形
データを予め記憶して置き前記アドレスカウンタの出力
のn並列のアドレスにより読み出すROMと、其の出力デ
ータをD/A変換し其の変換時に発生した高調波Nf0を除去
して信号を平滑して出力する平滑フィルタとから成るバ
イナリートランスバーサルフィルタにおいて、入力デー
タの伝送速度が2倍を超える変化毎にサンプリング倍数
Nを21づつ2進数で切り替えて、各2倍の変化範囲での
サンプリング周波数を等しくする事で前記D/A変換器の
出力に発生する高調波の位置が常に一定となる様にし1
種類の平滑フィルタだけで済み取り替える必要を無くし
た。
本発明は、受信入力データ“1/0"の歪波形を時間領域
で整形するバイナリートランスバーサルフィルタに係
り、特に直列入力データを波形整形の為に並列出力とす
るシフトレジスタと、入力データのクロックf0を基準入
力とし其のN(=2n)倍のNF0を入力データのサンプリ
ング周波数として出力するPLLと、該PLLの出力Nf0を分
周してn並列のアドレスを出力するアドレスカウンタ
と、前記シフトレジスタの並列出力の波形整形データを
予め書き込み記憶して置き前記アドレスカウンタのn並
列出力をアドレスとして読み出すROMと、該ROMから読み
出した出力データをD/A変換し平滑フィルタを通して出
力とする構成のバイナリートランスバーサルフィルタBT
Fの改良に関するものである。
で整形するバイナリートランスバーサルフィルタに係
り、特に直列入力データを波形整形の為に並列出力とす
るシフトレジスタと、入力データのクロックf0を基準入
力とし其のN(=2n)倍のNF0を入力データのサンプリ
ング周波数として出力するPLLと、該PLLの出力Nf0を分
周してn並列のアドレスを出力するアドレスカウンタ
と、前記シフトレジスタの並列出力の波形整形データを
予め書き込み記憶して置き前記アドレスカウンタのn並
列出力をアドレスとして読み出すROMと、該ROMから読み
出した出力データをD/A変換し平滑フィルタを通して出
力とする構成のバイナリートランスバーサルフィルタBT
Fの改良に関するものである。
“0",“1"で表示される二進数の波形歪をもつ受信デ
ータから、正しい波形に整形されたデータを所望のアナ
ログ出力として得るために、入力の波形歪を受けたデー
タを、先ずバイナリートランスバーサルフィルタに供給
し波形整形されたデータを得て、次に要求により該ディ
ジタルの出力データDをアナログ信号Aに変換するが、
このD/A変換の際に出力に生じた高調波を高域遮断のフ
ィルタにて除去し、平滑化された所望のアナログ信号を
出力とするが、この場合、高調波除去の平滑フィルタ
は、入力データの伝送速度が2倍以上に変化しても、同
一の平滑フィルタが固定的に使用されることが望まし
い。
ータから、正しい波形に整形されたデータを所望のアナ
ログ出力として得るために、入力の波形歪を受けたデー
タを、先ずバイナリートランスバーサルフィルタに供給
し波形整形されたデータを得て、次に要求により該ディ
ジタルの出力データDをアナログ信号Aに変換するが、
このD/A変換の際に出力に生じた高調波を高域遮断のフ
ィルタにて除去し、平滑化された所望のアナログ信号を
出力とするが、この場合、高調波除去の平滑フィルタ
は、入力データの伝送速度が2倍以上に変化しても、同
一の平滑フィルタが固定的に使用されることが望まし
い。
従来のバイナリートランスバーサルフィルタ(以下BT
Fと称す)の構成の一例を第4図のブロック回路図に示
し、その平滑化(スムージング)の必要性を第5図の説
明図に示す。
Fと称す)の構成の一例を第4図のブロック回路図に示
し、その平滑化(スムージング)の必要性を第5図の説
明図に示す。
第4図において、1はフェイズロックドループPLL回
路、2はアドレスカウンタ、3はシフトレジスタ、4は
読出専用記憶装置ROM、5はディジタル・アナログ変換
回路D/A変換器、6は低域通過で高域遮断の平滑フィル
タである。
路、2はアドレスカウンタ、3はシフトレジスタ、4は
読出専用記憶装置ROM、5はディジタル・アナログ変換
回路D/A変換器、6は低域通過で高域遮断の平滑フィル
タである。
従来は、PLL回路1で、直列入力の受信データと一緒
に送られて来た周波数f0の入力クロックをPLLの基準入
力とし其の入力データのレートf0のN(=2n)倍の周波
数Nf0のクロックを作成し、その周波数Nf0の出力クロッ
クを、波形整形されるべき入力データに対するサンプリ
ング信号とする。通常、サンプリング周波数Nf0のNは
2より大きい値でなくてはならないが、従来このN値は
固定されていた。ここでは一例として、N=4=22の場
合につき第4図,第5図を用い説明する。アドレスカウ
ンタ2は、PLL回路1の出力のサンプリング周波数Nf0を
分周し(N=4=22の時は2ビット)、その出力信号の
うちの入力データのクロックf0と一致する一つの信号
を、直並列変換のシフトレジスタ3のシフトクロックと
して与える。シフトレジスタ3の入力は2進の直列デー
タである。
に送られて来た周波数f0の入力クロックをPLLの基準入
力とし其の入力データのレートf0のN(=2n)倍の周波
数Nf0のクロックを作成し、その周波数Nf0の出力クロッ
クを、波形整形されるべき入力データに対するサンプリ
ング信号とする。通常、サンプリング周波数Nf0のNは
2より大きい値でなくてはならないが、従来このN値は
固定されていた。ここでは一例として、N=4=22の場
合につき第4図,第5図を用い説明する。アドレスカウ
ンタ2は、PLL回路1の出力のサンプリング周波数Nf0を
分周し(N=4=22の時は2ビット)、その出力信号の
うちの入力データのクロックf0と一致する一つの信号
を、直並列変換のシフトレジスタ3のシフトクロックと
して与える。シフトレジスタ3の入力は2進の直列デー
タである。
シフトレジスタ3の或る一定数の並列出力及びアドレ
スカウンタのn並列の出力とは、読出しコードとして読
出専用記憶装置のROM4に入力される。ROM4はこのコード
に対応して、予め波形整形の為のn個の係数乗算と其の
加算を行って得た結果の記憶データを読み出し、D/A変
換器5でアナログ信号に変換される。其の変換の際に発
生した出力信号の高調波Nf0は、低域通過で高域遮断の
平滑フィルタ6で遮断され、必要な平滑化された出力信
号が得られる。この時のD/A変換器5の出力には、第5
図の説明図に示す様に、必要な整形された信号データの
他に無用な高周波成分を含んでいるので、平滑フィルタ
6で其の高調波成分を遮断する。この時に問題となるの
は、受信入力データの速度(クロック)が変化した時
に、BTFは入力クロックに同期して動作する同期型であ
るので、そのD/A変換器5までの回路構成は変える必要
は無いが、其の後の平滑フィルタ6は周波数特性の異な
る別フィルタと取り替えなければならなくなることであ
る。
スカウンタのn並列の出力とは、読出しコードとして読
出専用記憶装置のROM4に入力される。ROM4はこのコード
に対応して、予め波形整形の為のn個の係数乗算と其の
加算を行って得た結果の記憶データを読み出し、D/A変
換器5でアナログ信号に変換される。其の変換の際に発
生した出力信号の高調波Nf0は、低域通過で高域遮断の
平滑フィルタ6で遮断され、必要な平滑化された出力信
号が得られる。この時のD/A変換器5の出力には、第5
図の説明図に示す様に、必要な整形された信号データの
他に無用な高周波成分を含んでいるので、平滑フィルタ
6で其の高調波成分を遮断する。この時に問題となるの
は、受信入力データの速度(クロック)が変化した時
に、BTFは入力クロックに同期して動作する同期型であ
るので、そのD/A変換器5までの回路構成は変える必要
は無いが、其の後の平滑フィルタ6は周波数特性の異な
る別フィルタと取り替えなければならなくなることであ
る。
第5図の(a)は、第4図の従来のBTFの入力クロッ
クの周波数がf0であり、PLL1の周力周波数Nf0の分周率
NがN=4の場合のD/A変換器5の出力のスペクトル特
性を示す。横軸は入力クロックの周波数f0を単位とする
周波数であり、縦軸は出力信号データの高調波成分の出
力レベルを示す。高調波成分は4f0,8f0,12f0・・の周波
数を中心に発生し、これらの高調波成分を除去するため
に、図示の様な、低域通過で高域遮断の周波数特性をも
つ平滑フィルタ6を備えることが必要である。
クの周波数がf0であり、PLL1の周力周波数Nf0の分周率
NがN=4の場合のD/A変換器5の出力のスペクトル特
性を示す。横軸は入力クロックの周波数f0を単位とする
周波数であり、縦軸は出力信号データの高調波成分の出
力レベルを示す。高調波成分は4f0,8f0,12f0・・の周波
数を中心に発生し、これらの高調波成分を除去するため
に、図示の様な、低域通過で高域遮断の周波数特性をも
つ平滑フィルタ6を備えることが必要である。
BTFの入力データの伝送速度f0が高い方に変化し、第
5図の(a)の場合f0の2倍の2f0となった第5図の
(b)の場合は、N=4は固定で変らないのでD/A変換
器5の出力のスペクトル特性は同図の(b)に示す様
に、第1高調波の中心が4f0から8f0の位置に変化する。
この場合、全部は図示しないが、高調波成分は8f0,16f0
・・と8f0毎に現れる。この高調波を遮断するために
は、同図の(a)の場合と異なる周波数特性、即ち同図
の(b)の2f0までは出力がフラットであり、2f0以上で
出力が降下し、周波数8f0の高調波の大部分を遮断する
周波数特性を持つ平滑フィルタ6を使用しなくてはなら
ないことになる。
5図の(a)の場合f0の2倍の2f0となった第5図の
(b)の場合は、N=4は固定で変らないのでD/A変換
器5の出力のスペクトル特性は同図の(b)に示す様
に、第1高調波の中心が4f0から8f0の位置に変化する。
この場合、全部は図示しないが、高調波成分は8f0,16f0
・・と8f0毎に現れる。この高調波を遮断するために
は、同図の(a)の場合と異なる周波数特性、即ち同図
の(b)の2f0までは出力がフラットであり、2f0以上で
出力が降下し、周波数8f0の高調波の大部分を遮断する
周波数特性を持つ平滑フィルタ6を使用しなくてはなら
ないことになる。
従来のBTFは、上述の様に、入力データの伝送速度
(クロック)が変化する毎に、低域通過で高域遮断の周
波性特性が異なる別の平滑フィルタ6を必要とし、入力
データの伝送速度が変或する毎に其の都度、平滑フィル
タ6を取り替えなくてはならないという問題点があっ
た。また、アナログ素子から成るアナログの平滑フィル
タ6は、其の構成が簡単ではないという欠点もあった。
(クロック)が変化する毎に、低域通過で高域遮断の周
波性特性が異なる別の平滑フィルタ6を必要とし、入力
データの伝送速度が変或する毎に其の都度、平滑フィル
タ6を取り替えなくてはならないという問題点があっ
た。また、アナログ素子から成るアナログの平滑フィル
タ6は、其の構成が簡単ではないという欠点もあった。
本発明の目的は、入力データの伝送速度(クロック)
が変化して、其の変化範囲が入力データのクロックの2
倍以上となっても、周波数特性の同じ平滑フィルタで済
み、平滑フィルタを其の都度取り替える必要の無い様な
ディジタル処理のBTFを実現することにある。
が変化して、其の変化範囲が入力データのクロックの2
倍以上となっても、周波数特性の同じ平滑フィルタで済
み、平滑フィルタを其の都度取り替える必要の無い様な
ディジタル処理のBTFを実現することにある。
上記目的を達成するための本発明のBTFの基本的な構
成(第1図の原理的な構成図)は、以下に述べる一般的
な説明を基にして構成される。
成(第1図の原理的な構成図)は、以下に述べる一般的
な説明を基にして構成される。
入力データのクロックがf0〜2f0の間で変動する場合
を考える。この時、PLLの出力周波数の最大値を16f0と
する。また、入力データの波形整形の為のサンプリング
処理は、入力データのクロックの少くとも2倍のクロッ
クを必要とするので、サンプリングを入力クロックの4
倍以上で行うものとする。
を考える。この時、PLLの出力周波数の最大値を16f0と
する。また、入力データの波形整形の為のサンプリング
処理は、入力データのクロックの少くとも2倍のクロッ
クを必要とするので、サンプリングを入力クロックの4
倍以上で行うものとする。
入力データクロックがf0〜2f0の時に、サンプリング
周波数を8f0〜16f0とする。従ってPLL出力Nf0の入力ク
ロックf0に対する分周比Nは値8=23となる。この場
合、アドレスカウンタの並列出力信号数は3本となり、
セレクタの出力は其の中の1本となる。アドレスアウン
タの3本の出力信号は、第6図の(a)に示す様なタイ
ムチャートチャートで示される。この場合のセレクタの
出力は、アドレスカウンタの出力信号の中の1本(f0〜
2f0)が選択される。次に、 入力データクロックが2f0〜4f0の時、サンプリング周
波数は8f0〜16f0となる。この時、PLLの分周比Nは値4
=22となる。そしてアドレスカウンタの並列出力信号数
は3本であり、第6図の(b)に示す様に第6図の
(a)と同じであるが、セレクタの出力は其の中の1本
(2f0〜4f0)が選択される。
周波数を8f0〜16f0とする。従ってPLL出力Nf0の入力ク
ロックf0に対する分周比Nは値8=23となる。この場
合、アドレスカウンタの並列出力信号数は3本となり、
セレクタの出力は其の中の1本となる。アドレスアウン
タの3本の出力信号は、第6図の(a)に示す様なタイ
ムチャートチャートで示される。この場合のセレクタの
出力は、アドレスカウンタの出力信号の中の1本(f0〜
2f0)が選択される。次に、 入力データクロックが2f0〜4f0の時、サンプリング周
波数は8f0〜16f0となる。この時、PLLの分周比Nは値4
=22となる。そしてアドレスカウンタの並列出力信号数
は3本であり、第6図の(b)に示す様に第6図の
(a)と同じであるが、セレクタの出力は其の中の1本
(2f0〜4f0)が選択される。
平滑フィルタについて、 前記の例の入力データクロックがf0〜2f0の場合に
ついて言えば、サンプリング周波数が8f0〜16f0である
ので、D/A変換器の出力の8f0以上の高調波がカット出来
て,信号2f0までフラットで通過できるものである必要
がある。
ついて言えば、サンプリング周波数が8f0〜16f0である
ので、D/A変換器の出力の8f0以上の高調波がカット出来
て,信号2f0までフラットで通過できるものである必要
がある。
前記の例の入力データクロックが2f0〜4f0の場合
は、サンプリング周波数が8f0〜16f0であるので、D/A変
換器の出力の8f0以上の高調波がカット出来て,信号4f0
までフラットであり,通過できるものである必要があ
る。
は、サンプリング周波数が8f0〜16f0であるので、D/A変
換器の出力の8f0以上の高調波がカット出来て,信号4f0
までフラットであり,通過できるものである必要があ
る。
従って、この様なBTFの回路を用いると、入力データ
クロックがf0〜4f0の間で変化する場合は、D/A変換器の
出力の8f0以上をカット出来て,4f0までフラットで通過
できる平滑フィルタの1種類があれば良いことになる。
クロックがf0〜4f0の間で変化する場合は、D/A変換器の
出力の8f0以上をカット出来て,4f0までフラットで通過
できる平滑フィルタの1種類があれば良いことになる。
以上の事を一般的に表現すると、第7図に示した表
の様になる。
の様になる。
一般的に入力データのクロック周波数f0を基準入力と
し其のN倍(=2n倍,nは整数)の出力周波数Nf0を出力
するフェイズロックドループ回路(11)において、入力
データの速度であるクロック周波数fが基準値f0から2
n-2f0まで変化した時、其の変化が各2倍までの項01,02
…n−3の範囲内であれば分周率Nは、夫々2n-1,2n-2
…22と一定であり、其の2倍の変化範囲を超える毎に、
外部スイッチ17により、Nが21づつ2進数で切り替えら
れるので、フェイズロックドループ回路(11)の出力周
波数であるサンプリング周波数Nf0は2n-1f0〜2nf0とな
り、前記の表(第7図)のサンプリング周波数の欄に
も示す如く、常に一定となる。従ってD/A変換(15)の
出力信号として発生する高調波成分が同一位置に現れ
る。従って、入力データの伝送速度がf0〜2n-2f0まで変
化した時に対応する平滑フィルタとしては、周波数2n-2
f0までフラットで,2n-1f0以上をカットする周波数特性
のフィルタ1種類があれば良いことになる。
し其のN倍(=2n倍,nは整数)の出力周波数Nf0を出力
するフェイズロックドループ回路(11)において、入力
データの速度であるクロック周波数fが基準値f0から2
n-2f0まで変化した時、其の変化が各2倍までの項01,02
…n−3の範囲内であれば分周率Nは、夫々2n-1,2n-2
…22と一定であり、其の2倍の変化範囲を超える毎に、
外部スイッチ17により、Nが21づつ2進数で切り替えら
れるので、フェイズロックドループ回路(11)の出力周
波数であるサンプリング周波数Nf0は2n-1f0〜2nf0とな
り、前記の表(第7図)のサンプリング周波数の欄に
も示す如く、常に一定となる。従ってD/A変換(15)の
出力信号として発生する高調波成分が同一位置に現れ
る。従って、入力データの伝送速度がf0〜2n-2f0まで変
化した時に対応する平滑フィルタとしては、周波数2n-2
f0までフラットで,2n-1f0以上をカットする周波数特性
のフィルタ1種類があれば良いことになる。
なお、アドレスカウンタ12(分周器)とセレクタ18と
の間のn本の接続と該セレクタ18からシフトレジスタ13
への1本の出力線は、添付図面の第8図の様になる。
の間のn本の接続と該セレクタ18からシフトレジスタ13
への1本の出力線は、添付図面の第8図の様になる。
以上の説明を基にして、本発明のBTFの基本構成は、
第1図の原理的な構成図に示す様に、直列入力の受信デ
ータのクロック周波数f0を基準入力として2n倍に等しい
N倍のサンプリング周波数Nf0を生成し出力するフェイ
ズロックドループ回路(11)と、該受信入力データ“1/
0"の歪波形の整形データを予め記憶して置き読み出され
る読出専用記憶装置(14)と、該フェイズロックドルー
プ回路から該サンプリング周波数Nf0を入力し分周して
n並列の出力信号をアドレスとして核読出専用記憶装置
(14)へ供給するアドレスカウンタ(12)と、該アドレ
スカウンタのn並列の出力信号の中の1つをクロック信
号として前記入力データの或る一定数を直列に記憶し並
列に読出した出力を前記読出専用記憶装置(14)へ供給
するシフトレジスタ(13)と、該シフトレジスタ(13)
へ供給する1つのクロック信号を該アドレスカウンタ
(12)のn個の出力信号の中から選択するセレクタ(1
8)と、前記入力データの速度(f)が基準入力(f0,2f
0…)から2倍の変化の範囲(f0<f≦2f0,2f0<f≦4f
0等)を越える毎に前記フェイズロックドループ回路(1
1)の分周率Nを切り替えると同時に該セレクタ(18)
を駆動し該アドレスカウンタ(12)がシフトレジスタレ
ジスタ(13)へ供給するクロック信号を変更させる外部
スイッチ(17)と、該読出専用記憶装置(14)の出力の
ディジタルデータDをアナログ信号Aに変換するディジ
タル・アナログ変換回路(15)と、其のD/A変換の際に
生じた高調波成分(Nf0)を遮断し低減のアナログ信号
を通過させる平滑フィルタ(16)とを具え、受信入力デ
ータの速度(f)の変化が基準入力から2倍の変化範囲
を超える毎に、入力データを何倍の速度でサンプリング
するかの倍数(N)の切り替え、各2倍の変化範囲での
サンプリング周波数を等しくする事で前記D/A変換器(1
5)の出力に発生する高調波Nf0の位置が常に一定となる
様に構成する。
第1図の原理的な構成図に示す様に、直列入力の受信デ
ータのクロック周波数f0を基準入力として2n倍に等しい
N倍のサンプリング周波数Nf0を生成し出力するフェイ
ズロックドループ回路(11)と、該受信入力データ“1/
0"の歪波形の整形データを予め記憶して置き読み出され
る読出専用記憶装置(14)と、該フェイズロックドルー
プ回路から該サンプリング周波数Nf0を入力し分周して
n並列の出力信号をアドレスとして核読出専用記憶装置
(14)へ供給するアドレスカウンタ(12)と、該アドレ
スカウンタのn並列の出力信号の中の1つをクロック信
号として前記入力データの或る一定数を直列に記憶し並
列に読出した出力を前記読出専用記憶装置(14)へ供給
するシフトレジスタ(13)と、該シフトレジスタ(13)
へ供給する1つのクロック信号を該アドレスカウンタ
(12)のn個の出力信号の中から選択するセレクタ(1
8)と、前記入力データの速度(f)が基準入力(f0,2f
0…)から2倍の変化の範囲(f0<f≦2f0,2f0<f≦4f
0等)を越える毎に前記フェイズロックドループ回路(1
1)の分周率Nを切り替えると同時に該セレクタ(18)
を駆動し該アドレスカウンタ(12)がシフトレジスタレ
ジスタ(13)へ供給するクロック信号を変更させる外部
スイッチ(17)と、該読出専用記憶装置(14)の出力の
ディジタルデータDをアナログ信号Aに変換するディジ
タル・アナログ変換回路(15)と、其のD/A変換の際に
生じた高調波成分(Nf0)を遮断し低減のアナログ信号
を通過させる平滑フィルタ(16)とを具え、受信入力デ
ータの速度(f)の変化が基準入力から2倍の変化範囲
を超える毎に、入力データを何倍の速度でサンプリング
するかの倍数(N)の切り替え、各2倍の変化範囲での
サンプリング周波数を等しくする事で前記D/A変換器(1
5)の出力に発生する高調波Nf0の位置が常に一定となる
様に構成する。
上記の本発明のBTFの構成によれば、受信入力データ
のクロック周波数f0を基準入力とし其のN倍(=2n倍,n
は整数)の出力周波数NF0を出力するフェイズロックド
ループ回路(11)において、受信データの速度であるク
ロック周波数fが基準値f0から2n-2f0まで変化した時、
其の変化が2倍までの各変化範囲内であれば分周率Nは
夫々一定であり、其の2倍の変化範囲を超える毎に、外
部スイッチ17によりNが21づつ2進数で切り替えられる
ので、フェイズロックドループ回路(11)の出力周波数
であるサンプリング周波数Nf0は2n-1f0〜2nf0となり、
前記一般論の表(第7図)のサンプリング周波数の欄
にも示す如く常に一定となる。従ってD/A変換(15)の
出力信号として発生する高調波成分が同一位置に現れ
る。従って、入力データの伝送速度がf0〜2n-2f0まで変
化した時に対応する平滑フィルタとしては、周波数2n-2
f0までフラットで,2n-1f0以上をカット出来るもの1種
類があれば良いことになる。
のクロック周波数f0を基準入力とし其のN倍(=2n倍,n
は整数)の出力周波数NF0を出力するフェイズロックド
ループ回路(11)において、受信データの速度であるク
ロック周波数fが基準値f0から2n-2f0まで変化した時、
其の変化が2倍までの各変化範囲内であれば分周率Nは
夫々一定であり、其の2倍の変化範囲を超える毎に、外
部スイッチ17によりNが21づつ2進数で切り替えられる
ので、フェイズロックドループ回路(11)の出力周波数
であるサンプリング周波数Nf0は2n-1f0〜2nf0となり、
前記一般論の表(第7図)のサンプリング周波数の欄
にも示す如く常に一定となる。従ってD/A変換(15)の
出力信号として発生する高調波成分が同一位置に現れ
る。従って、入力データの伝送速度がf0〜2n-2f0まで変
化した時に対応する平滑フィルタとしては、周波数2n-2
f0までフラットで,2n-1f0以上をカット出来るもの1種
類があれば良いことになる。
第2図は本発明の実施例のBTFの構成を示すブロック
回路図であって、既に詳細に説明した第4図の従来例の
回路1〜6と同じ回路11〜16に,外部スイッチ17とセレ
クタ18とを追加したものである。外部スイッチ17は、そ
の操作によりフェイズロックドループ回路11の中の分周
回路114の分周率Nを変えることが出来て、入力クロッ
クの変化が、各基準値から其の2倍の範囲を超える時
に、切り替えられる。ここでは、分周率Nは2進数N=
2n(但しnは整数)と表現されるので、入力データの伝
送速度(入力クロックの周波数)は、其の2倍までの変
化範囲が同一の組となる。
回路図であって、既に詳細に説明した第4図の従来例の
回路1〜6と同じ回路11〜16に,外部スイッチ17とセレ
クタ18とを追加したものである。外部スイッチ17は、そ
の操作によりフェイズロックドループ回路11の中の分周
回路114の分周率Nを変えることが出来て、入力クロッ
クの変化が、各基準値から其の2倍の範囲を超える時
に、切り替えられる。ここでは、分周率Nは2進数N=
2n(但しnは整数)と表現されるので、入力データの伝
送速度(入力クロックの周波数)は、其の2倍までの変
化範囲が同一の組となる。
フェイズロックドループ回路11の電圧制御発振器113
は、其の出力周波数であり、入力データのサンプリング
周波数である最大値から其の2分の1の周波数までの範
囲で発振周波数を変化できるものとする。第3図の
(a)〜(c)に、入力クロックがf0,2f0,1.1f0と3種
類に変化した場合の分周率Nの値8,4,4の選定と、ディ
ジタル・アナログ変換回路15の出力の各スペクトル特性
とが示されている。また第3図の(d)に、前記
(a),(b)の入力クロックの2倍の変化f0〜2f0の
場合に、同じ共通使用可能な平滑フィルタ16の特性図を
示す。
は、其の出力周波数であり、入力データのサンプリング
周波数である最大値から其の2分の1の周波数までの範
囲で発振周波数を変化できるものとする。第3図の
(a)〜(c)に、入力クロックがf0,2f0,1.1f0と3種
類に変化した場合の分周率Nの値8,4,4の選定と、ディ
ジタル・アナログ変換回路15の出力の各スペクトル特性
とが示されている。また第3図の(d)に、前記
(a),(b)の入力クロックの2倍の変化f0〜2f0の
場合に、同じ共通使用可能な平滑フィルタ16の特性図を
示す。
そして前記〔問題点を解決するための手段〕の欄で本
発明のBTFの基礎として述べたの説明例の、入
力データクロックがf0〜2f0の時で分周比Nが8の場合
と、入力データクロックが2f0〜4f0の時で分周比Nが
4の場合のアドレスカウンタ12の出力信号とセレクタ18
の選択出力とを、既に第6図の(a),(b)に示し
た。
発明のBTFの基礎として述べたの説明例の、入
力データクロックがf0〜2f0の時で分周比Nが8の場合
と、入力データクロックが2f0〜4f0の時で分周比Nが
4の場合のアドレスカウンタ12の出力信号とセレクタ18
の選択出力とを、既に第6図の(a),(b)に示し
た。
今、入力データの伝送速度である入力クロックの周波
数がf0〜2f0の範囲で変化する場合を考える。
数がf0〜2f0の範囲で変化する場合を考える。
フェイズロックドループ回路11では、外部スイッチ17
により、分周回路114の分周率Nを先ず2(=21)に
し、入力データクロックf0の時に電圧制御発振器113の
出力が最大周波数2f0となる様に調整する。次に、分周
比N(=2n)を例えばN=8に定め、周波数8f0〜16f0
の出力クロックを、アドレスカウンタ12へ出力する。ま
た、直列の入力データを並列データに変換するシフトレ
ジスタ13を動作させるシフトクロックを、アドレスカウ
ンタ12から受けられる様に、分周器であるアドレスカウ
ンタ12で、フェイズロックドループ回路11の出力を入力
として、並列に複数4のクロックを発生し、外部スイッ
チ17で制御されるセレクタ18によりアドレスカウンタ12
の出力の複数4の並列クロックの中で入力データの位相
に合った一つを選択して、シフトレジスタ13へ供給す
る。
により、分周回路114の分周率Nを先ず2(=21)に
し、入力データクロックf0の時に電圧制御発振器113の
出力が最大周波数2f0となる様に調整する。次に、分周
比N(=2n)を例えばN=8に定め、周波数8f0〜16f0
の出力クロックを、アドレスカウンタ12へ出力する。ま
た、直列の入力データを並列データに変換するシフトレ
ジスタ13を動作させるシフトクロックを、アドレスカウ
ンタ12から受けられる様に、分周器であるアドレスカウ
ンタ12で、フェイズロックドループ回路11の出力を入力
として、並列に複数4のクロックを発生し、外部スイッ
チ17で制御されるセレクタ18によりアドレスカウンタ12
の出力の複数4の並列クロックの中で入力データの位相
に合った一つを選択して、シフトレジスタ13へ供給す
る。
第3図の(a)は、入力データのデータ伝送速度(入
力クロック)がf0であり其のサンプリングを周波数8f0
で行った場合のD/A変換器15の出力のスペクトル特性で
ある。この場合の分周比は、N=8である。此の場合、
不要な高調波は8f0,16f0・・・の位置に発生する。
力クロック)がf0であり其のサンプリングを周波数8f0
で行った場合のD/A変換器15の出力のスペクトル特性で
ある。この場合の分周比は、N=8である。此の場合、
不要な高調波は8f0,16f0・・・の位置に発生する。
第3図の(b)は、入力データのデータ伝送速度(入
力クロック)が2f0であり其のサンプリングを、(a)
と同じ周波数8f0で行った場合のD/A変換器15の出力のス
ペクトル特性である。この場合の分周比は、N=4であ
る。此の場合、不要な高調波は8f0,16f0・・の位置に発
生する。但し発生する帯域幅は拡がる。
力クロック)が2f0であり其のサンプリングを、(a)
と同じ周波数8f0で行った場合のD/A変換器15の出力のス
ペクトル特性である。この場合の分周比は、N=4であ
る。此の場合、不要な高調波は8f0,16f0・・の位置に発
生する。但し発生する帯域幅は拡がる。
第3図の(c)は、入力データのデータ伝送速度(入
力クロック)が1.1f0であり,其のサンプリングを周波
数4.4f0で行った場合のD/A変換器15の出力のスペクトル
特性である。この場合の分周比は、(b)と同じくN=
4である。この場合、不要な高調波の位置は4.4f0,8.8f
0・・・となり、(a),(b)の場合よりも基本波の
周波数に近づくか、第3図の(d)の周波数特性(2f0
までフラットで、4f0をカットする特性)をもつ平滑フ
ィルタによって除去することが出来る。
力クロック)が1.1f0であり,其のサンプリングを周波
数4.4f0で行った場合のD/A変換器15の出力のスペクトル
特性である。この場合の分周比は、(b)と同じくN=
4である。この場合、不要な高調波の位置は4.4f0,8.8f
0・・・となり、(a),(b)の場合よりも基本波の
周波数に近づくか、第3図の(d)の周波数特性(2f0
までフラットで、4f0をカットする特性)をもつ平滑フ
ィルタによって除去することが出来る。
また、此の平滑フィルタは、入力データのデータ伝送
速度(入力クロック)がf0〜2f0,2f0〜4f0と2倍の範囲
で変化した場合に有効であり、伝送速度の変化があって
も取り替える必要が無い。このことは、前述の〔問題点
を解決するための手段〕の欄で、本発明のBTFの基礎と
して述べたの説明例の、入力データのクロックが
f0〜2f0の時の分周比Nを8とし、入力データクロッ
クが2f0〜4f0の時は分周比Nを4とした場合のアドレス
カウンタ12の出力信号とセレクタ18の選択出力とを、第
6図の(a),(b)に既に示して詳細に説明した。
速度(入力クロック)がf0〜2f0,2f0〜4f0と2倍の範囲
で変化した場合に有効であり、伝送速度の変化があって
も取り替える必要が無い。このことは、前述の〔問題点
を解決するための手段〕の欄で、本発明のBTFの基礎と
して述べたの説明例の、入力データのクロックが
f0〜2f0の時の分周比Nを8とし、入力データクロッ
クが2f0〜4f0の時は分周比Nを4とした場合のアドレス
カウンタ12の出力信号とセレクタ18の選択出力とを、第
6図の(a),(b)に既に示して詳細に説明した。
上述の様に、本発明によれば、入力データの伝送速度
が変化しても、2倍の変化範囲を超える毎に分周比Nを
2づつ切り替えることで、入力データのサンプリング周
波数を一定とすることが出来るので、ROM出力をD<A
変換した出力の高調波阻止の平滑フィルタを其の都度取
り替える必要が無くなり、其の製作および運用上の効果
は極めて大きい。
が変化しても、2倍の変化範囲を超える毎に分周比Nを
2づつ切り替えることで、入力データのサンプリング周
波数を一定とすることが出来るので、ROM出力をD<A
変換した出力の高調波阻止の平滑フィルタを其の都度取
り替える必要が無くなり、其の製作および運用上の効果
は極めて大きい。
第1図は、本発明のBTFの原理的な構成図 第2図は、本発明の一実施例のBTFのブロック回路図 第3図は、第2図の実施例におけるディジタル・アナロ
グ変換回路の出力スペクトル特性図及び平滑フィルタの
特性図 第4図は、従来例のBTFのブロック回路図 第5図は、第4図の従来例におけるディジタル・アナロ
グ変換回路の出力スペクトル特性図 第6図は、本発明のBTFの基礎となる例の動作の説明図 第7図は、本発明のBTFの一般的な動作の項目を表にし
て示した図 第8図は、本発明のBTFのセレクタの入出力の接続図で
ある。 図において、 1、11はフェイズロックドループ回路(PLL回路) 2、12はアドレスカウンタ、 3、13はシフトレジスタ、 4、14は読出専用記憶装置(ROM) 5、15はディジタル・アナログ変換回路(D/A変換器) 6、16は平滑フィルタ、 17は外部スイッチ、 18はセレクタ、 111は位相検波回路、 112はループフィルタ、 113は電圧制御発振器(VCO)である。
グ変換回路の出力スペクトル特性図及び平滑フィルタの
特性図 第4図は、従来例のBTFのブロック回路図 第5図は、第4図の従来例におけるディジタル・アナロ
グ変換回路の出力スペクトル特性図 第6図は、本発明のBTFの基礎となる例の動作の説明図 第7図は、本発明のBTFの一般的な動作の項目を表にし
て示した図 第8図は、本発明のBTFのセレクタの入出力の接続図で
ある。 図において、 1、11はフェイズロックドループ回路(PLL回路) 2、12はアドレスカウンタ、 3、13はシフトレジスタ、 4、14は読出専用記憶装置(ROM) 5、15はディジタル・アナログ変換回路(D/A変換器) 6、16は平滑フィルタ、 17は外部スイッチ、 18はセレクタ、 111は位相検波回路、 112はループフィルタ、 113は電圧制御発振器(VCO)である。
Claims (1)
- 【請求項1】直列入力の周波数f0の受信データのクロッ
クを基準入力とし其の2n倍に等しいN倍のサンプリング
周波数Nf0信号を生成し出力するフェイズロックドルー
プ回路(11)と、該受信入力データ“1/0"の歪波形の整
形データを予め記憶して置き読み出す読出専用記憶装置
(14)と、該フェイズロックドループ回路から該サンプ
リング周波数Nf0信号を入力し分周してn並列の出力信
号をアドレスとして核読出専用記憶装置(14)へ供給す
るアドレスカウンタ(12)と、該アドレスカウンタのn
並列の出力信号の中の1つをクロック信号として前記入
力データの或る一定個数を直列に記憶し並列に読出した
出力を前記読出専用記憶装置(14)へ供給するシフトレ
ジスタ(13)と、該シフトレジスタ(13)へ供給する1
つのクロック信号を該アドレスカウンタ(12)のn個の
出力信号の中から選択するセレクタ(18)と、前記入力
データの速度(f)が基準入力値の2倍の変化範囲を越
える毎に前記フェイズロックドループ回路(11)の分周
率Nを切り替えると同時に該セレクタ(18)を駆動し該
アドレスカウンタ(12)がシフトレジスタレジスタ(1
3)へ供給するクロック信号を変更させる外部スイッチ
(17)と、該読出専用記憶装置(14)の出力のディジタ
ルデータDをアナログ信号Aに変換するディジタル・ア
ナログ変換回路(15)と、其のD/A変換の際に生じた高
調波成分(Nf0)を遮断し低減のアナログ信号を通過さ
せる平滑フィルタ(16)とを具え、受信入力データの速
度の変化が基準入力の2倍の範囲を超える毎に入力デー
タを何倍の速度でサンプリングするかの倍数(N)の切
り替え各2倍の変化範囲でのサンプリング周波数を等し
くすることで、前記D/A変換器(15)の出力に発生する
高調波(Nf0)の位置が常に一定となる様にしたことを
特徴とするバイナリートランスバーサルフィルタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62107190A JP2556032B2 (ja) | 1987-04-30 | 1987-04-30 | バイナリ−トランスバ−サルフイルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62107190A JP2556032B2 (ja) | 1987-04-30 | 1987-04-30 | バイナリ−トランスバ−サルフイルタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63272218A JPS63272218A (ja) | 1988-11-09 |
JP2556032B2 true JP2556032B2 (ja) | 1996-11-20 |
Family
ID=14452751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62107190A Expired - Fee Related JP2556032B2 (ja) | 1987-04-30 | 1987-04-30 | バイナリ−トランスバ−サルフイルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2556032B2 (ja) |
-
1987
- 1987-04-30 JP JP62107190A patent/JP2556032B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS63272218A (ja) | 1988-11-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |