JP2547104Y2 - 電流検出回路 - Google Patents
電流検出回路Info
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Description
【０００１】
【産業上の利用分野】本考案は、電子装置の過電流保護
回路等に用いるためのカレントミラー方式による電流検
出回路に関する。
回路等に用いるためのカレントミラー方式による電流検
出回路に関する。
【０００２】
【従来の技術】電子装置の過電流保護回路では、カレン
トミラー方式による電流検出回路が用いられる場合が多
い。
トミラー方式による電流検出回路が用いられる場合が多
い。
【０００３】このカレントミラー方式による従来の電流
検出回路は、図４に示すように、特性の等しい複数のＭ
ＯＳＦＥＴ・Ｑ1 〜Ｑn の並列回路を負荷ＲL に直列に
接続すると共に、これらＭＯＳＦＥＴ・Ｑ1 〜Ｑn のゲ
ート端子Ｇを共通として、カレントミラー回路を構成し
たものである。そして、これらＭＯＳＦＥＴ・Ｑ1 〜Ｑ
n の中で検出用に設定されたＭＯＳＦＥＴ・Ｑ1 のソー
ス端子Ｓに直列に検出用抵抗ｒを接続し、この検出用抵
抗ｒでの電圧降下に基づいて負荷電流を検出するように
なっている。即ち、各ＭＯＳＦＥＴ・Ｑ1 〜Ｑn は、カ
レントミラー回路によってゲート電圧が共通となるた
め、ドレイン電流も互いに等しくなる。従って、検出用
のＭＯＳＦＥＴ・Ｑ1 に接続された検出用抵抗ｒでの電
圧降下によってドレイン電流を測定すれば、これをｎ倍
することにより負荷ＲL に流れる負荷電流を検出するこ
とができる。しかも、ＭＯＳＦＥＴ・Ｑ1 〜Ｑn は、例
えば数千〜数万個が並列接続されるので、数千〜数万分
の１の小さな電流による電圧降下によって大電流を検出
することができるようになり、低電力でロスの少ない電
流検出が可能となる。
検出回路は、図４に示すように、特性の等しい複数のＭ
ＯＳＦＥＴ・Ｑ1 〜Ｑn の並列回路を負荷ＲL に直列に
接続すると共に、これらＭＯＳＦＥＴ・Ｑ1 〜Ｑn のゲ
ート端子Ｇを共通として、カレントミラー回路を構成し
たものである。そして、これらＭＯＳＦＥＴ・Ｑ1 〜Ｑ
n の中で検出用に設定されたＭＯＳＦＥＴ・Ｑ1 のソー
ス端子Ｓに直列に検出用抵抗ｒを接続し、この検出用抵
抗ｒでの電圧降下に基づいて負荷電流を検出するように
なっている。即ち、各ＭＯＳＦＥＴ・Ｑ1 〜Ｑn は、カ
レントミラー回路によってゲート電圧が共通となるた
め、ドレイン電流も互いに等しくなる。従って、検出用
のＭＯＳＦＥＴ・Ｑ1 に接続された検出用抵抗ｒでの電
圧降下によってドレイン電流を測定すれば、これをｎ倍
することにより負荷ＲL に流れる負荷電流を検出するこ
とができる。しかも、ＭＯＳＦＥＴ・Ｑ1 〜Ｑn は、例
えば数千〜数万個が並列接続されるので、数千〜数万分
の１の小さな電流による電圧降下によって大電流を検出
することができるようになり、低電力でロスの少ない電
流検出が可能となる。
【０００４】
【考案が解決しようとする課題】ところが、検出用のＭ
ＯＳＦＥＴ・Ｑ1 とその他のＭＯＳＦＥＴ・Ｑ2 〜Ｑn
との特性を完全に一致させることは容易ではなく、実際
には閾値電圧ＶT が微妙に相違する。従って、検出用の
ＭＯＳＦＥＴ・Ｑ1 のＯＮへの切り換えが他よりも若干
でも早くなる場合には、図５に示すように、ゲート端子
Ｇに入力されるゲート電圧Ｖi の立ち上がり時に、この
ＭＯＳＦＥＴ・Ｑ1 にのみ過渡的に電流が流れて検出用
抵抗ｒでの検出電圧Ｖd が一瞬高電圧となる。
ＯＳＦＥＴ・Ｑ1 とその他のＭＯＳＦＥＴ・Ｑ2 〜Ｑn
との特性を完全に一致させることは容易ではなく、実際
には閾値電圧ＶT が微妙に相違する。従って、検出用の
ＭＯＳＦＥＴ・Ｑ1 のＯＮへの切り換えが他よりも若干
でも早くなる場合には、図５に示すように、ゲート端子
Ｇに入力されるゲート電圧Ｖi の立ち上がり時に、この
ＭＯＳＦＥＴ・Ｑ1 にのみ過渡的に電流が流れて検出用
抵抗ｒでの検出電圧Ｖd が一瞬高電圧となる。
【０００５】このため、従来の電流検出回路では、閾値
電圧ＶT の僅かな相違によって検出用のＭＯＳＦＥＴ・
Ｑ1 にのみ瞬間的に流れた電流を、負荷ＲL に過大な電
流が流れたものとして誤検出し、過電流検出回路を誤動
作されるおそれが生じるという問題が生じていた。
電圧ＶT の僅かな相違によって検出用のＭＯＳＦＥＴ・
Ｑ1 にのみ瞬間的に流れた電流を、負荷ＲL に過大な電
流が流れたものとして誤検出し、過電流検出回路を誤動
作されるおそれが生じるという問題が生じていた。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１にかかる考案は、並列接続した複数のトラ
ンジスタとこれらのトランジスタに検出用抵抗を介して
並列接続した検出用のトランジスタとを有する並列回路
を負荷に直列に接続すると共に、複数のトランジスタと
検出用のトランジスタとの制御端子を共通としてカレン
トミラー回路を構成し、検出用抵抗の電圧降下に基づい
て負荷電流を検出する電流検出回路において、上記検出
用のトランジスタの制御端子を遅延回路を介して複数の
トランジスタの制御端子に接続したことを特徴としてい
る。
に、請求項１にかかる考案は、並列接続した複数のトラ
ンジスタとこれらのトランジスタに検出用抵抗を介して
並列接続した検出用のトランジスタとを有する並列回路
を負荷に直列に接続すると共に、複数のトランジスタと
検出用のトランジスタとの制御端子を共通としてカレン
トミラー回路を構成し、検出用抵抗の電圧降下に基づい
て負荷電流を検出する電流検出回路において、上記検出
用のトランジスタの制御端子を遅延回路を介して複数の
トランジスタの制御端子に接続したことを特徴としてい
る。
【０００７】また、請求項２の考案は、並列接続した複
数のＭＯＳＦＥＴとこれらのＭＯＳＦＥＴに検出用抵抗
を介して並列接続した検出用のＭＯＳＦＥＴとを有する
並列回路を負荷に直列に接続すると共に、複数のＭＯＳ
ＦＥＴと検出用のＭＯＳＦＥＴとのゲート端子を共通と
してカレントミラー回路を構成し、検出用抵抗の電圧降
下に基づいて負荷電流を検出する電流検出回路におい
て、上記検出用のＭＯＳＦＥＴのゲート端子を抵抗を介
して複数のＭＯＳＦＥＴのゲート端子に接続すると共
に、この抵抗と検出用のＭＯＳＦＥＴのゲート端子との
間をコンデンサを介して電源に接続したことを特徴とし
ている。
数のＭＯＳＦＥＴとこれらのＭＯＳＦＥＴに検出用抵抗
を介して並列接続した検出用のＭＯＳＦＥＴとを有する
並列回路を負荷に直列に接続すると共に、複数のＭＯＳ
ＦＥＴと検出用のＭＯＳＦＥＴとのゲート端子を共通と
してカレントミラー回路を構成し、検出用抵抗の電圧降
下に基づいて負荷電流を検出する電流検出回路におい
て、上記検出用のＭＯＳＦＥＴのゲート端子を抵抗を介
して複数のＭＯＳＦＥＴのゲート端子に接続すると共
に、この抵抗と検出用のＭＯＳＦＥＴのゲート端子との
間をコンデンサを介して電源に接続したことを特徴とし
ている。
【０００８】
【作用】上記構成により、検出用のトランジスタには、
遅延回路を介して制御電圧が印加され（ＦＥＴ［電界効
果トランジスタ］の場合）又は制御電流が流れ込む（バ
イポーラトランジスタの場合）。すると、この検出用の
トランジスタは、カレントミラー回路を構成する他のト
ランジスタに比べ、動作が確実に遅れることになる。従
って、たとえこの検出用のトランジスタが他に比べ閾値
電圧ＶT が若干低い場合であっても、制御電圧や制御電
流の立ち上がり時に、このトランジスタにのみ先に電流
が流れて検出用抵抗で大きな電圧降下を生じるというこ
とがなくなる。
遅延回路を介して制御電圧が印加され（ＦＥＴ［電界効
果トランジスタ］の場合）又は制御電流が流れ込む（バ
イポーラトランジスタの場合）。すると、この検出用の
トランジスタは、カレントミラー回路を構成する他のト
ランジスタに比べ、動作が確実に遅れることになる。従
って、たとえこの検出用のトランジスタが他に比べ閾値
電圧ＶT が若干低い場合であっても、制御電圧や制御電
流の立ち上がり時に、このトランジスタにのみ先に電流
が流れて検出用抵抗で大きな電圧降下を生じるというこ
とがなくなる。
【０００９】請求項２の考案は、トランジスタとしてＭ
ＯＳＦＥＴを使用し、遅延回路として抵抗とコンデンサ
からなる積分回路（充放電回路，ローパスフィルタ）を
用いた場合を示す。この場合、ゲート端子の電圧変化
は、検出用のＭＯＳＦＥＴについては、抵抗を介してコ
ンデンサに充電又は放電が行われるために遅延して伝わ
る。このコンデンサは、電源ＶDDとの間と接地電源ＧＮ
Ｄとの間のいずれに接続されていてもよい。従って、検
出用のＭＯＳＦＥＴは、ゲート電圧の立ち上がり時に他
のＭＯＳＦＥＴよりも確実に動作が遅れるので、過電流
を誤検出するようなことがなくなる。
ＯＳＦＥＴを使用し、遅延回路として抵抗とコンデンサ
からなる積分回路（充放電回路，ローパスフィルタ）を
用いた場合を示す。この場合、ゲート端子の電圧変化
は、検出用のＭＯＳＦＥＴについては、抵抗を介してコ
ンデンサに充電又は放電が行われるために遅延して伝わ
る。このコンデンサは、電源ＶDDとの間と接地電源ＧＮ
Ｄとの間のいずれに接続されていてもよい。従って、検
出用のＭＯＳＦＥＴは、ゲート電圧の立ち上がり時に他
のＭＯＳＦＥＴよりも確実に動作が遅れるので、過電流
を誤検出するようなことがなくなる。
【００１０】なお、本考案によって検出用のＭＯＳＦＥ
Ｔへのゲート電圧の印加を遅延させると、このゲート電
圧の立ち下がり時にもＯＦＦ動作が遅れるおそれがあ
る。そこで、このような場合には、コンデンサから抵抗
を介することなく電流を引き抜くためのダイオードを接
続しておいて、ゲート電圧の立ち下がり時の動作が遅延
しないようにしてもよい。
Ｔへのゲート電圧の印加を遅延させると、このゲート電
圧の立ち下がり時にもＯＦＦ動作が遅れるおそれがあ
る。そこで、このような場合には、コンデンサから抵抗
を介することなく電流を引き抜くためのダイオードを接
続しておいて、ゲート電圧の立ち下がり時の動作が遅延
しないようにしてもよい。
【００１１】
【実施例】以下、図面を参照しながら、本考案の実施例
を詳述する。
を詳述する。
【００１２】図１及び図２は本考案の一実施例を示すも
のであって、図１は電流検出回路の回路図、図２はゲー
ト電圧の立ち上がり及び立ち下がり時における検出電圧
Ｖdの変化を示すタイムチャートである。
のであって、図１は電流検出回路の回路図、図２はゲー
ト電圧の立ち上がり及び立ち下がり時における検出電圧
Ｖdの変化を示すタイムチャートである。
【００１３】本実施例の電流検出回路は、ｎチャンネル
のＭＯＳＦＥＴ・Ｑ1 ，Ｑ2 によってカレントミラー回
路を構成したものを示す。ＭＯＳＦＥＴ・Ｑ2 は、実際
には数千乃至数万個のＭＯＳＦＥＴのドレイン端子Ｇと
ソース端子Ｓとを並列に接続し、ゲート端子を共通とし
たものであり、互いに特性の等しいものが使用されてい
る。
のＭＯＳＦＥＴ・Ｑ1 ，Ｑ2 によってカレントミラー回
路を構成したものを示す。ＭＯＳＦＥＴ・Ｑ2 は、実際
には数千乃至数万個のＭＯＳＦＥＴのドレイン端子Ｇと
ソース端子Ｓとを並列に接続し、ゲート端子を共通とし
たものであり、互いに特性の等しいものが使用されてい
る。
【００１４】検出用のＭＯＳＦＥＴ・Ｑ1 も、これらＭ
ＯＳＦＥＴ・Ｑ2 に並列に接続され、特性も等しいもの
が使用される。ただし、検出用のＭＯＳＦＥＴ・Ｑ1 の
ソース端子Ｓは、検出用抵抗ｒを介してＭＯＳＦＥＴ・
Ｑ2 側のソース端子Ｓに接続されている。このＭＯＳＦ
ＥＴ・Ｑ1 のゲート端子Ｇとドレイン端子Ｄとの間に
は、コンデンサＣが接続されている。このコンデンサＣ
は、図３に示すように、ＭＯＳＦＥＴ・Ｑ1 のゲート端
子Ｇと接地電源ＧＮＤとの間に接続してもよいし、ＭＯ
ＳＦＥＴ・Ｑ2 のソースに接続してもよい。また、この
ＭＯＳＦＥＴ・Ｑ1 のゲート端子Ｇは、抵抗Ｒとダイオ
ードＤの並列回路を介してＭＯＳＦＥＴ・Ｑ2 側のゲー
ト端子Ｇと接続されている。
ＯＳＦＥＴ・Ｑ2 に並列に接続され、特性も等しいもの
が使用される。ただし、検出用のＭＯＳＦＥＴ・Ｑ1 の
ソース端子Ｓは、検出用抵抗ｒを介してＭＯＳＦＥＴ・
Ｑ2 側のソース端子Ｓに接続されている。このＭＯＳＦ
ＥＴ・Ｑ1 のゲート端子Ｇとドレイン端子Ｄとの間に
は、コンデンサＣが接続されている。このコンデンサＣ
は、図３に示すように、ＭＯＳＦＥＴ・Ｑ1 のゲート端
子Ｇと接地電源ＧＮＤとの間に接続してもよいし、ＭＯ
ＳＦＥＴ・Ｑ2 のソースに接続してもよい。また、この
ＭＯＳＦＥＴ・Ｑ1 のゲート端子Ｇは、抵抗Ｒとダイオ
ードＤの並列回路を介してＭＯＳＦＥＴ・Ｑ2 側のゲー
ト端子Ｇと接続されている。
【００１５】上記並列接続されたＭＯＳＦＥＴ・Ｑ1 ，
Ｑ2 のドレイン端子Ｄは、共に電源ＶDDに接続されてい
る。また、これらのソース端子Ｓは、負荷ＲL を介して
接地電源ＧＮＤに接続されている。ただし、検出用のＭ
ＯＳＦＥＴ・Ｑ1 のソース端子Ｓに関しては、上記のよ
うに検出用抵抗ｒを介して負荷ＲL に接続されることに
なる。さらに、抵抗Ｒ及びダイオードＤの並列回路を介
したＭＯＳＦＥＴ・Ｑ1 のゲート端子ＧとＭＯＳＦＥＴ
・Ｑ2 のゲート端子Ｇとは、共に接続されてゲート電圧
Ｖi が入力されるようになっている。従って、上記コン
デンサＣとこの抵抗Ｒは、ＭＯＳＦＥＴ・Ｑ1 に印加さ
れるゲート電圧Ｖi の変化を遅延させる積分回路とな
る。また、ダイオードＤは、このコンデンサＣから急速
に電流を引き抜くためのものである。
Ｑ2 のドレイン端子Ｄは、共に電源ＶDDに接続されてい
る。また、これらのソース端子Ｓは、負荷ＲL を介して
接地電源ＧＮＤに接続されている。ただし、検出用のＭ
ＯＳＦＥＴ・Ｑ1 のソース端子Ｓに関しては、上記のよ
うに検出用抵抗ｒを介して負荷ＲL に接続されることに
なる。さらに、抵抗Ｒ及びダイオードＤの並列回路を介
したＭＯＳＦＥＴ・Ｑ1 のゲート端子ＧとＭＯＳＦＥＴ
・Ｑ2 のゲート端子Ｇとは、共に接続されてゲート電圧
Ｖi が入力されるようになっている。従って、上記コン
デンサＣとこの抵抗Ｒは、ＭＯＳＦＥＴ・Ｑ1 に印加さ
れるゲート電圧Ｖi の変化を遅延させる積分回路とな
る。また、ダイオードＤは、このコンデンサＣから急速
に電流を引き抜くためのものである。
【００１６】上記構成の電流検出回路は、ゲート電圧Ｖ
i を印加すると、各ＭＯＳＦＥＴ・Ｑ1 ，Ｑ2 がＯＮと
なって電源ＶDDから負荷ＲL に負荷電流を供給すること
ができる。そして、数千乃至数万個のＭＯＳＦＥＴから
なるＭＯＳＦＥＴ・Ｑ2 と検出用のＭＯＳＦＥＴ・Ｑ1
は、ゲート端子Ｇが共通のカレントミラー回路を構成す
るため、それぞれのドレイン電流が等しくなる。従っ
て、ＭＯＳＦＥＴ・Ｑ1のソース端子Ｓに接続された検
出用抵抗ｒでの電圧降下を検出電圧Ｖd として検出すれ
ば、負荷電流を測定することができるようになる。即
ち、検出電圧Ｖd を検出用抵抗ｒの抵抗値で除してＭＯ
ＳＦＥＴ・Ｑ1 のドレイン電流を求め、これにＭＯＳＦ
ＥＴ・Ｑ2 でのＭＯＳＦＥＴの個数に１を加えた数を乗
ずれば、負荷ＲL に流れる負荷電流を算出することがで
きる。しかも、この負荷電流は、検出用のＭＯＳＦＥＴ
・Ｑ1 を流れるドレイン電流のみによって検出すること
ができるので、低電力でロスの少ない検出が可能とな
る。
i を印加すると、各ＭＯＳＦＥＴ・Ｑ1 ，Ｑ2 がＯＮと
なって電源ＶDDから負荷ＲL に負荷電流を供給すること
ができる。そして、数千乃至数万個のＭＯＳＦＥＴから
なるＭＯＳＦＥＴ・Ｑ2 と検出用のＭＯＳＦＥＴ・Ｑ1
は、ゲート端子Ｇが共通のカレントミラー回路を構成す
るため、それぞれのドレイン電流が等しくなる。従っ
て、ＭＯＳＦＥＴ・Ｑ1のソース端子Ｓに接続された検
出用抵抗ｒでの電圧降下を検出電圧Ｖd として検出すれ
ば、負荷電流を測定することができるようになる。即
ち、検出電圧Ｖd を検出用抵抗ｒの抵抗値で除してＭＯ
ＳＦＥＴ・Ｑ1 のドレイン電流を求め、これにＭＯＳＦ
ＥＴ・Ｑ2 でのＭＯＳＦＥＴの個数に１を加えた数を乗
ずれば、負荷ＲL に流れる負荷電流を算出することがで
きる。しかも、この負荷電流は、検出用のＭＯＳＦＥＴ
・Ｑ1 を流れるドレイン電流のみによって検出すること
ができるので、低電力でロスの少ない検出が可能とな
る。
【００１７】また、ゲート電圧Ｖi の立ち上げ時には、
ＭＯＳＦＥＴ・Ｑ2 のゲート端子Ｇに直接このゲート電
圧Ｖi が印加されるので、多数のＭＯＳＦＥＴは、一斉
にＯＮとなる。しかし、検出用のＭＯＳＦＥＴ・Ｑ1 に
ついては、まず抵抗Ｒを介してコンデンサＣに電流が流
れ込むことになる。即ち、図１の場合には、コンデンサ
Ｃの放電が行われることによって端子電圧が徐々に低下
し、これに伴ってＭＯＳＦＥＴ・Ｑ1 のゲート端子Ｇの
電圧が上昇する。また、図３の場合には、コンデンサＣ
に充電が行われることによって端子電圧が徐々に上昇
し、これに伴ってＭＯＳＦＥＴ・Ｑ1 のゲート端子Ｇの
電圧も上昇することになる。従って、このＭＯＳＦＥＴ
・Ｑ1 については、ドレイン端子Ｄとソース端子Ｓとの
間が導通してＯＮとなるタイミングがＭＯＳＦＥＴ・Ｑ
2 の各ＭＯＳＦＥＴよりも確実に遅くなる。すると、図
２に示すように、ゲート電圧Ｖi の立ち上げ時に検出電
圧Ｖd が異常な高電圧になるということがなくなる。な
お、このＭＯＳＦＥＴ・Ｑ1での遅延時間は、コンデン
サＣと抵抗Ｒの時定数によって任意に設定することがで
きるが、電流検出回路の検出感度が不必要に低下するこ
とがないように、ＭＯＳＦＥＴ・Ｑ1 とＭＯＳＦＥＴ・
Ｑ2 の各ＭＯＳＦＥＴにおける特性の誤差の範囲よりも
僅かに長い程度に留めるべきである。
ＭＯＳＦＥＴ・Ｑ2 のゲート端子Ｇに直接このゲート電
圧Ｖi が印加されるので、多数のＭＯＳＦＥＴは、一斉
にＯＮとなる。しかし、検出用のＭＯＳＦＥＴ・Ｑ1 に
ついては、まず抵抗Ｒを介してコンデンサＣに電流が流
れ込むことになる。即ち、図１の場合には、コンデンサ
Ｃの放電が行われることによって端子電圧が徐々に低下
し、これに伴ってＭＯＳＦＥＴ・Ｑ1 のゲート端子Ｇの
電圧が上昇する。また、図３の場合には、コンデンサＣ
に充電が行われることによって端子電圧が徐々に上昇
し、これに伴ってＭＯＳＦＥＴ・Ｑ1 のゲート端子Ｇの
電圧も上昇することになる。従って、このＭＯＳＦＥＴ
・Ｑ1 については、ドレイン端子Ｄとソース端子Ｓとの
間が導通してＯＮとなるタイミングがＭＯＳＦＥＴ・Ｑ
2 の各ＭＯＳＦＥＴよりも確実に遅くなる。すると、図
２に示すように、ゲート電圧Ｖi の立ち上げ時に検出電
圧Ｖd が異常な高電圧になるということがなくなる。な
お、このＭＯＳＦＥＴ・Ｑ1での遅延時間は、コンデン
サＣと抵抗Ｒの時定数によって任意に設定することがで
きるが、電流検出回路の検出感度が不必要に低下するこ
とがないように、ＭＯＳＦＥＴ・Ｑ1 とＭＯＳＦＥＴ・
Ｑ2 の各ＭＯＳＦＥＴにおける特性の誤差の範囲よりも
僅かに長い程度に留めるべきである。
【００１８】ゲート電圧Ｖi の立ち下げ時には、ＭＯＳ
ＦＥＴ・Ｑ2 の各ＭＯＳＦＥＴが直ちにＯＦＦとなる。
また、ＭＯＳＦＥＴ・Ｑ1 でも、ダイオードＤによって
コンデンサＣから電流が引き抜かれるために、ゲート端
子Ｇの電圧が速やかに低下して、ＭＯＳＦＥＴ・Ｑ2 に
遅れることなくＯＦＦとなることができる。従って、こ
のゲート電圧Ｖi 立ち下げ時にも、図３に示すように、
検出電圧Ｖd が高電圧になるというおそれは生じない。
ＦＥＴ・Ｑ2 の各ＭＯＳＦＥＴが直ちにＯＦＦとなる。
また、ＭＯＳＦＥＴ・Ｑ1 でも、ダイオードＤによって
コンデンサＣから電流が引き抜かれるために、ゲート端
子Ｇの電圧が速やかに低下して、ＭＯＳＦＥＴ・Ｑ2 に
遅れることなくＯＦＦとなることができる。従って、こ
のゲート電圧Ｖi 立ち下げ時にも、図３に示すように、
検出電圧Ｖd が高電圧になるというおそれは生じない。
【００１９】なお、上記実施例において、検出用抵抗ｒ
は、ＭＯＳＦＥＴ・Ｑ1 のドレイン端子Ｄと電源ＶDDと
の間に挿入してもよく、負荷ＲL も、ＭＯＳＦＥＴ・Ｑ
1 ，Ｑ2 のカレントミラー回路と電源ＶDDとの間に挿入
することができる。また、上記実施例では、カレントミ
ラー回路のトランジスタをｎチャンネルのＭＯＳＦＥＴ
・Ｑ1 ，Ｑ2 によって構成したが、ｐチャンネルのＭＯ
ＳＦＥＴを使用することは勿論、他のＦＥＴやバイポー
ラトランジスタによって構成することも可能である。
は、ＭＯＳＦＥＴ・Ｑ1 のドレイン端子Ｄと電源ＶDDと
の間に挿入してもよく、負荷ＲL も、ＭＯＳＦＥＴ・Ｑ
1 ，Ｑ2 のカレントミラー回路と電源ＶDDとの間に挿入
することができる。また、上記実施例では、カレントミ
ラー回路のトランジスタをｎチャンネルのＭＯＳＦＥＴ
・Ｑ1 ，Ｑ2 によって構成したが、ｐチャンネルのＭＯ
ＳＦＥＴを使用することは勿論、他のＦＥＴやバイポー
ラトランジスタによって構成することも可能である。
【００２０】
【考案の効果】以上の説明から明らかなように、本考案
の電流検出回路は、検出用のトランジスタの動作を遅延
回路によって遅らせることにより、この検出用のトラン
ジスタの閾値電圧ＶT がカレントミラー回路を構成する
他のトランジスタよりも低い場合であっても、過電流を
誤検出することがないようにすることができるという効
果を奏する。
の電流検出回路は、検出用のトランジスタの動作を遅延
回路によって遅らせることにより、この検出用のトラン
ジスタの閾値電圧ＶT がカレントミラー回路を構成する
他のトランジスタよりも低い場合であっても、過電流を
誤検出することがないようにすることができるという効
果を奏する。
【図１】本考案の一実施例を示すものであって、電流検
出回路の回路図である。
出回路の回路図である。
【図２】本考案の一実施例を示すものであって、ゲート
電圧Ｖi の立ち上がり及び立ち下がり時における検出電
圧Ｖd の変化を示すタイムチャートである。
電圧Ｖi の立ち上がり及び立ち下がり時における検出電
圧Ｖd の変化を示すタイムチャートである。
【図３】本考案の他の実施例を示すものであって、電流
検出回路の回路図である。
検出回路の回路図である。
【図４】従来例を示すものであって、電流検出回路の回
路図である。
路図である。
【図５】従来例を示すものであって、ゲート電圧Ｖi の
立ち上がり時における検出電圧Ｖd の変化を示すタイム
チャートである。
立ち上がり時における検出電圧Ｖd の変化を示すタイム
チャートである。
Ｑ1 検出用のＭＯＳＦＥＴ Ｑ2 ＭＯＳＦＥＴ Ｇ ゲート端子 Ｃ コンデンサ Ｒ 抵抗 ＲL 負荷 ＶDD 電源 ＧＮＤ 接地電源実用新案登録出願人関西日本電気株式
会社
会社
Claims (2)
- 【請求項１】 並列接続した複数のトランジスタとこれ
らのトランジスタに検出用抵抗を介して並列接続した検
出用のトランジスタとを有する並列回路を負荷に直列に
接続すると共に、前記複数のトランジスタと検出用のト
ランジスタとの制御端子を共通としてカレントミラー回
路を構成し、前記検出用抵抗の電圧降下に基づいて負荷
電流を検出する電流検出回路において、 上記検出用のトランジスタの制御端子を遅延回路を介し
て前記複数のトランジスタの制御端子に接続したことを
特徴とする電流検出回路。 - 【請求項２】 並列接続した複数のＭＯＳＦＥＴとこれ
らのＭＯＳＦＥＴに検出用抵抗を介して並列接続した検
出用のＭＯＳＦＥＴとを有する並列回路を負荷に直列に
接続すると共に、前記複数のＭＯＳＦＥＴと検出用のＭ
ＯＳＦＥＴとのゲート端子を共通としてカレントミラー
回路を構成し、前記検出用抵抗の電圧降下に基づいて負
荷電流を検出する電流検出回路において、 上記検出用のＭＯＳＦＥＴのゲート端子を抵抗を介して
前記複数のＭＯＳＦＥＴのゲート端子に接続すると共
に、この抵抗と前記検出用のＭＯＳＦＥＴのゲート端子
との間をコンデンサを介して電源に接続したことを特徴
とする電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1509991U JP2547104Y2 (ja) | 1991-02-22 | 1991-02-22 | 電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1509991U JP2547104Y2 (ja) | 1991-02-22 | 1991-02-22 | 電流検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106769U JPH04106769U (ja) | 1992-09-14 |
| JP2547104Y2 true JP2547104Y2 (ja) | 1997-09-10 |
Family
ID=31902410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1509991U Expired - Lifetime JP2547104Y2 (ja) | 1991-02-22 | 1991-02-22 | 電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2547104Y2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4278572B2 (ja) | 2004-06-16 | 2009-06-17 | 矢崎総業株式会社 | 半導体スイッチの制御装置 |
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-
1991
- 1991-02-22 JP JP1509991U patent/JP2547104Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04106769U (ja) | 1992-09-14 |
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