JP2545999B2 - γ correction circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビジョン撮像装置のγ補正回路に関す
る。The present invention relates to a γ correction circuit of a television image pickup device.
γ補正回路は、テレビジョン撮像装置に用いられ、非
線形増幅回路として、撮像素子，受像管等の諧調特性を
補正するものである。The γ correction circuit is used in a television image pickup device and serves as a non-linear amplification circuit to correct the gradation characteristics of an image pickup device, a picture tube or the like.
従来一般に用いられているγ補正回路は、第４図に示
すように、トランジスタTr抵抗Rf,RLからなる増幅回路
に、ダイオードD1〜D3と抵抗R1〜R3と電圧源E1〜E3とか
らなる直列素子を複数並列に配置した回路を接続し、入
力信号のレベルに応じて抵抗R1〜R3を切り換えて、利得
に非線形特性を与えるように構成されている。As shown in FIG. 4, the γ correction circuit generally used in the past includes an amplifier circuit including transistors Tr resistances Rf and RL , diodes D 1 to D 3 , resistors R 1 to R 3 and a voltage source E. It is configured to connect a circuit in which a plurality of series elements composed of 1 to E 3 are arranged in parallel and switch the resistors R 1 to R 3 according to the level of the input signal to give a nonlinear characteristic to the gain.
上述した従来のγ補正回路は、増幅回路の負荷抵抗を
変化させて利得に非線形特性を与える構成をとっている
ので、この構成による回路ではインピーダンスが高いた
めに、トランジスタのコレクタ容量やダイオードの接合
容量等により周波数特性が劣化してしまうという欠点を
有している。Since the conventional γ correction circuit described above has a configuration in which the load resistance of the amplification circuit is changed to give a non-linear characteristic to the gain, the circuit with this configuration has a high impedance, so that the collector capacitance of the transistor and the junction of the diode are connected. It has a drawback that the frequency characteristic is deteriorated due to the capacity or the like.
従って、本発明による目的は、上述した問題を解消
し、γ補正回路の周波数特性の向上を図ることにある。Therefore, an object of the present invention is to solve the above-mentioned problems and improve the frequency characteristics of the γ correction circuit.
本発明のγ補正回路は、映像信号の黒レベルを所定の
第１の基準電位に固定するペデスタルレベルクランプ回
路と、前記ペデスタルレベルクランプ回路で固定された
映像信号の黒ペデスタルレベルを基準としてそれぞれ異
なった所定の白クリップレベルが設定された複数個の白
レベルクリップ回路と、前記複数個の白レベルクリップ
回路と並列に位置する定利得回路と、前記複数個の白レ
ベルクリップ回路と前記定利得回路によって与えられる
それぞれ異なった複数個の伝達特性を持った出力信号を
受けて合成する加算回路と、前記加算回路の出力を受け
その出力黒レベルを第２の基準電圧に固定する第２の黒
レベルクランプ回路とを有している。The γ correction circuit of the present invention is different from the pedestal level clamp circuit for fixing the black level of the video signal to a predetermined first reference potential and the black pedestal level of the video signal fixed by the pedestal level clamp circuit. A plurality of white level clip circuits in which predetermined white clip levels are set, a constant gain circuit positioned in parallel with the plurality of white level clip circuits, the plurality of white level clip circuits and the constant gain circuit An adder circuit for receiving and synthesizing output signals having a plurality of different transfer characteristics, respectively, and a second black level for receiving the output of the adder circuit and fixing its output black level to a second reference voltage. And a clamp circuit.
この発明によれば、複数個の白レベルクリップ回路と
定利得回路が低インピーダンス入力、低インピーダンス
出力となり、浮遊容量、接続容量、配線容量、分布容量
等の影響を受けず周波数特性を劣化を防止することがで
きる。According to the present invention, a plurality of white level clip circuits and constant gain circuits have low impedance inputs and low impedance outputs, and are not affected by stray capacitance, connection capacitance, wiring capacitance, distributed capacitance, etc., and prevent deterioration of frequency characteristics. can do.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図（ａ）は本発明によるγ補正回路の原理を示す
ブロック図、第１図（ｂ），（ｃ），（ｄ）はそれぞれ
第１図（ａ）に示すγ補正回路内の各回路の動作特性を
示す特性図である。FIG. 1 (a) is a block diagram showing the principle of the γ correction circuit according to the present invention, and FIGS. 1 (b), (c), and (d) are respectively the inside of the γ correction circuit shown in FIG. 1 (a). It is a characteristic view which shows the operating characteristic of a circuit.
第１図（ａ）に示す本発明によるγ補正回路は白レベ
ルクリップ回路１〜３と、低利得回路４と、加算回路５
とを有して構成し、映像入力信号は、白レベルクリップ
回路１〜３と、定利得回路４に入力される。ここで白レ
ベルクリップ回路１は第１図（ｂ）の中の動作特性Saに
示されているように、ある所定の白クリップレベルV1が
設定されており、その出力レベルは入力信号の大きさが
i1の時、白クリップレベルV1に達し、一定になる。同様
に、白レベルクリップ回路２は第１図（ｂ）の中の動作
特性Sbに示すようにV2,白レベルクリップ回路３は第１
図（ｂ）の中の動作特性Scに示すようにV3に白クリップ
レベルが設定されており、それぞれ、入力i2において
V2、入力i3においてV3となり出力レベルが一定になる。
また、定利得回路は第１図（ｂ）の中の動作特性Sdに示
すように白クリップレベルが設定されておらず、常に、
所定のある一定の利得を後段に与える。そして、白レベ
ルクリップ回路１〜３と、定利得回路４の出力信号は、
後段の加算回路５においてある所定の比率α：β：γ：
δで加算される。この比率によって白レベルクリップ回
路１〜３と、定利得回路４の個々の利得が決定され、各
動作特性Sa〜Sdの傾きが決定される。The .gamma. Correction circuit according to the present invention shown in FIG. 1 (a) has white level clipping circuits 1 to 3, a low gain circuit 4, and an addition circuit 5.
The video input signal is input to the white level clipping circuits 1 to 3 and the constant gain circuit 4. Here, the white level clip circuit 1 is set to a certain predetermined white clip level V 1 as shown in the operating characteristic Sa in FIG. 1B, and its output level is the magnitude of the input signal. Saga
At i 1 , the white clip level V 1 is reached and becomes constant. Similarly, the white level clip circuit 2 has V 2 and the white level clip circuit 3 has the first characteristic as shown in the operation characteristic Sb in FIG.
As shown in the operating characteristic Sc in the figure (b), the white clip level is set to V 3 , and at the input i 2 respectively,
V 2 becomes V 3 at input i 3 , and the output level becomes constant.
Further, the constant gain circuit does not have the white clip level set as shown in the operating characteristic Sd in FIG.
A predetermined constant gain is given to the subsequent stage. The output signals of the white level clip circuits 1 to 3 and the constant gain circuit 4 are
A predetermined ratio α: β: γ: in the addition circuit 5 in the subsequent stage
δ is added. The individual gains of the white level clip circuits 1 to 3 and the constant gain circuit 4 are determined by this ratio, and the inclinations of the respective operating characteristics Sa to Sd are determined.
すなわち、第１図（ｄ）において動作特性Saの傾斜角
をθａとすると、利得Aa＝tanθａであり、同様に、動
作特性Sb,Sc,Sdの傾斜角をそれぞれθb,θc,θｄとする
と、利得Ab,Ac,Adはそれぞれtanθb,tanθc,tanθｄと
なり、それらの比tanθa:tanθb:tanθc:tanθｄがα：
β：γ：δとなる。That is, in FIG. 1 (d), if the inclination angle of the operating characteristic Sa is θ a , the gain A a = tan θ a , and similarly, the inclination angles of the operating characteristics Sb, Sc, and Sd are θ b and θ c , respectively. , θ d , the gains A b , A c , and A d are tan θ b , tan θ c , and tan θ d , respectively, and their ratio tan θ a : tan θ b : tan θ c : tan θ d is α:
β: γ: δ.
上述の動作特性を持った各信号Sa〜Sdを、加算回路５
で合成すると、第１図（ｃ）に示すようなγ補正曲線Se
が得られる。The signals Sa to Sd having the above-mentioned operation characteristics are added to the adding circuit 5
, The γ correction curve Se as shown in FIG.
Is obtained.
γ補正曲線Seにおいて入力i1（出力レベルV I）まで
の利得A Iは第１図（ｂ）に示すSa〜Sdの全ての利得の
合計である。すなわち、Seの傾斜をθ Iとすると A I＝Aa＋Ab＋Ac＋Ad＝tanθ I＝tanθａ＋tanθｂ ＋tanθｃ＋tanθｄ となる。In the γ correction curve Se, the gain AI up to the input i 1 (output level VI) is the sum of all the gains Sa to Sd shown in FIG. 1 (b). That is, if the inclination of Se is θ I, then AI = A a + A b + A c + A d = tan θ I = tan θ a + tan θ b + tan θ c + tan θ d .
次に、入力i1で白レベルクリップ回路１が白クリップ
レベルに達し出力レベルが一定になると、傾斜がθ II
となり、利得A IIが A II＝Ab＋Ac＋Ad＝tanθ II＝tanθｂ＋tanθｃ＋tan
θｄ となってA Iに比して減少する。Next, when the white level clipping circuit 1 reaches the white clipping level at the input i 1 and the output level becomes constant, the inclination becomes θ II.
And the gain A II is A II = A b + A c + A d = tan θ II = tan θ b + tan θ c + tan
It becomes θ d and decreases compared to AI.
入力i2（出力レベルV II）で白レベルクリップ回路２
が出力レベルを一定に保つようになると利得A IIIは A III＝Ac＋Ad＝tanθ III＝tanθｃ＋tanθｄ となり、更に、入力i3（出力レベルV III）で白レベル
クリップ回路３が出力レベルを一定に保つようになる
と、それ以後の利得A IVは定利得回路４で決まるように
なる。すなわち、 A IV＝Ad＝tanθ IV＝tanθｄ である。White level clipping circuit 2 with input i 2 (output level V II)
When the output level is kept constant, the gain A III becomes A III = A c + A d = tan θ III = tan θ c + tan θ d , and the white level clip circuit 3 outputs at the input i 3 (output level V III). When the level is kept constant, the subsequent gain A IV is determined by the constant gain circuit 4. That is, A IV = A d = tan θ IV = tan θ d .
このようにして入力i1〜i3に折点を持つようなγ補正
曲線Seが得られる。In this way, the γ correction curve Se having the break points at the inputs i 1 to i 3 is obtained.
第２図は本発明によるγ補正回路の一実施例を示す回
路図である。FIG. 2 is a circuit diagram showing an embodiment of the γ correction circuit according to the present invention.
第２図において本実施例のγ補正回路は反転増幅回路
６と、ペテスタルレベルクランプ回路７と、白レベルウ
ランプ回路A,B,C及び定利得回路D8と、加算回路９と、
黒レベルクランプ回路10とを有して構成している。In FIG. 2, the γ correction circuit of this embodiment includes an inverting amplifier circuit 6, a petestal level clamp circuit 7, white level ramp circuits A, B and C and a constant gain circuit D8, an adder circuit 9,
The black level clamp circuit 10 is included in the configuration.
ペデスタルレベルクランプ回路７は反転増幅回路６と
相まって映像信号の黒（ペデスタル）レベルを固定す
る。The pedestal level clamp circuit 7, together with the inverting amplifier circuit 6, fixes the black (pedestal) level of the video signal.
反転増幅回路６の出力信号は、抵抗ｂを介して電源＋
Vccと−Vcc間に接続されたインピーダンス低減用エミッ
タホロワトランジスタT1のベースに抵抗ａを介して入力
され、低インピーダンス化されて出力される。次に、ペ
デスタルレベルクランプ回路７によって黒レベルが固定
される。The output signal of the inverting amplifier circuit 6 is supplied to the power source + via the resistor b.
Connected to impedance-based reduction emitter follower transistors T 1 between Vcc and -Vcc via a resistor a is input, and output is low impedance. Next, the black level is fixed by the pedestal level clamp circuit 7.
白レベルクリップ回路A,B,C及び定利得回路D8は黒レ
ベルが固定されたトランジスタT1の出力信号を、抵抗ｃ
を介して、電源＋Vccと−Vcc間に抵抗ｇを介して接続さ
れたトランジスタT2のベースと、これと同様に、それぞ
れ抵抗d,e,fを介して、電源＋Vccと−Vcc間に抵抗h,i,j
を介して接続された白クリップ用トランジスタT3,T5,T7
のベースに入力する。The white level clip circuits A, B, C and the constant gain circuit D8 output the output signal of the transistor T 1 whose black level is fixed to the resistor c.
Through the base of the transistor T 2 which is connected between the power supply + Vcc and -Vcc via a resistor g, Similarly, resistors d, e, through the f, resistance between the power supply + Vcc and -Vcc h, i, j
White clip transistors T 3 , T 5 , T 7 connected via
To enter the base.
ここでトランジスタT3には、エミッタとコレクタをト
ランジスタT3と共通にするトランジスタT4が接続されて
いる。このトランジスタT4のベースには抵抗ｋを介し
て、電源＋Vccを分圧する抵抗n,o,p,qの直列体の、抵抗
ｎと抵抗ｏの接続点の電圧V3aが印加されており、トラ
ンジスタT3の白クリップレベルを設定している。Here, the transistor T 3 is connected to a transistor T 4 having an emitter and a collector in common with the transistor T 3 . The voltage V 3a at the connection point of the resistance n and the resistance o of the series body of the resistances n, o, p and q for dividing the power source + Vcc is applied to the base of the transistor T 4 via the resistance k, It sets the white clip level of transistor T 3 .
同様に、トランジスタT5,T7には各々トランジスタT6,
T8が接続されており、トランジスタT6のベースには抵抗
ｌを介して、抵抗ｏと抵抗ｐの接続点の電圧V2a、トラ
ンジスタT8のベースには抵抗ｍを介して、抵抗ｐと抵抗
ｑの接続点の電圧V1aがそれぞれ印加され、トランジス
タT5、T7の白クリップレベルをそれぞれ設定している。Similarly, the transistors T 5 and T 7 are respectively connected to the transistors T 6 and
T 8 is connected to the base of the transistor T 6 via the resistor l, the voltage V 2a at the connection point of the resistors o and p, and the base of the transistor T 8 via the resistor m to the resistor p. The voltage V 1a at the connection point of the resistor q is applied to set the white clip levels of the transistors T 5 and T 7 , respectively.
そして、トランジスタT2、T3、T5、T7のエミッタから
出力された各信号は抵抗ｒ、ｓ、ｔ、ｕを介して、次段
の加算回路９に供給される。Then, the transistors T 2, T 3, T 5 , the signals output from the emitter of T 7 is the resistance r, s, t, via the u, are supplied to the next stage of the adder circuit 9.
加算回路９は白クリップ回路Ａ、Ｂ、Ｃ及び定利得回
路D8の出力信号を、抵抗ｒ、ｓ、ｔ、ｕによって前述の
所定のある比率α：β：γ：δ（第１図（ａ）参照）で
加算する。ここでα：β：γ：δ＝1/u:1/t:1/s:1/rで
ある。The adder circuit 9 outputs the output signals of the white clip circuits A, B and C and the constant gain circuit D8 by the resistors r, s, t and u to the predetermined ratio α: β: γ: δ (Fig. 1 (a ) See) to add. Here, α: β: γ: δ = 1 / u: 1 / t: 1 / s: 1 / r.
黒レベルクランプ回路10はγ補正された映像信号の黒
レベルを固定する。構成はペデスタルレベルクランプ回
路７と同一である。The black level clamp circuit 10 fixes the black level of the γ-corrected video signal. The configuration is the same as that of the pedestal level clamp circuit 7.
第３図は本実施例の動作特性を示す特性図である。 FIG. 3 is a characteristic diagram showing the operating characteristics of this embodiment.
上記の通り構成された本実施例のγ補正回路におい
て、映像入力信号Ａは、反転増幅回路６において反転増
幅される。そして、エミッタホロワトランジスタT1によ
ってインピーダンスが低減される。次にオフセットレベ
ルが、ペデスタルレベルクランプ回路７によってクラン
プされ、黒レベルが固定された映像信号が、抵抗ｃ、
ｄ、ｅ、ｆを介して白クリップ回路Ａ、Ｂ、Ｃ及び定利
得回路D8に供給される。In the γ correction circuit of this embodiment configured as described above, the video input signal A is inverted and amplified in the inverting amplifier circuit 6. The impedance is reduced by the emitter follower transistor T 1 . Next, the offset level is clamped by the pedestal level clamp circuit 7, and the video signal with the fixed black level is transferred to the resistor c,
It is supplied to the white clip circuits A, B and C and the constant gain circuit D8 via d, e and f.
ここで、トランジスタT7は前述のようにトランジスタ
T8と抵抗ｍ、及び、抵抗ｎ、ｏ、ｐ、ｑにより第３図の
動作点をV1aに設定されているので、ベースに印加され
る入力信号のレベルがV1aを越えるとカットオフする。
これと同様に、トランジスタT5はV2a、トランジスタT3
はV3aでそれぞれカットオフする。Here, the transistor T 7 is a transistor as described above.
Since the operating point of FIG. 3 is set to V 1a by T 8 and the resistance m, and the resistances n, o, p, and q, it is cut off when the level of the input signal applied to the base exceeds V 1a. To do.
Similarly, transistor T 5 is V 2a and transistor T 3 is
Cut off at V 3a respectively.
信号レベルの黒レベルが〜V1aの時はトランジスタ
T2、T3、T5、T7が動作し、次段加算回路９の入力抵抗Ri
1は抵抗ｒ、ｓ、ｔ、ｕの並列の合成抵抗（ｒ‖ｓ‖ｔ
‖ｕ）となる。加算回路９の利得はRf2/Riであるので、
この場合の利得A1は A1＝Rf2/Ri1＝Rf2/（ｒ‖ｓ‖ｔ‖ｕ） …（１） である。Transistor when the signal black level is ~ V 1a
T 2 , T 3 , T 5 , and T 7 operate, and the input resistance Ri of the next-stage addition circuit 9
1 is a combined resistance of resistors r, s, t, and u (r ‖s ‖t
‖U). Since the gain of the adder circuit 9 is Rf 2 / Ri,
The gain A 1 in this case is A 1 = Rf 2 / Ri 1 = Rf 2 / (r‖s‖t‖u) (1).
よって（１）を A1＝Rf2（1/r＋1/S＋1/t＋1/u）＝Rf2/r＋Rf2 /s＋Rf2/t＋Rf2/u …（1a） とすれば、式（1a）の右辺の各項はそれぞれ定利得回路
Ｄ、白レベルクリップ回路Ｃ、Ｂ、Ａ各々によるAD、
AC、AB、AAとなる。すなわち、 A1＝AD＋AC＋AB＋AA …（１） である。Therefore if (1) the A 1 = Rf 2 and (1 / r + 1 / S + 1 / t + 1 / u) = Rf 2 / r + Rf 2 / s + Rf 2 / t + Rf 2 / u ... (1a), the right side of the formula (1a) Each term is the constant gain circuit D, the white level clip circuits C, B, and A D respectively,
A C , A B , A A. That is, A 1 = A D + A C + A B + A A (1).
同様に、第３図に示すV1a〜V2aでは A2＝Rf2/Ri2＝Rf2/（ｒ‖ｓ‖ｔ）＝Rf2 /r＋Rf2/s＋Rf2/t＝AD＋AC＋AB …（２） V2a〜V3aでは A3＝Rf2/Ri3＝Rf2/（ｒ‖ｓ）＝Rf2/r＋Rf2/S＝AD＋AC
…（３） V3a〜では A4＝Rf2/Ri4＝Rf2/r＝AD …（４） となる。Similarly, in V 1a to V 2a shown in FIG. 3, A 2 = Rf 2 / Ri 2 = Rf 2 / (r‖s‖t) = Rf 2 / r + Rf 2 / s + Rf 2 / t = A D + A C + A B ... (2) In V 2a to V 3a , A 3 = Rf 2 / Ri 3 = Rf 2 / (r‖s) = Rf 2 / r + Rf 2 / S = A D + A C
(3) In V 3a ~, A 4 = Rf 2 / Ri 4 = Rf 2 / r = A D (4)
入力信号レベルが大きくなり各電圧V1a、V2a、V3aに
達する毎に、Riが段階的に大きくなり、その結果、利得
が減少し、映像信号のレベルに応じた非線形特性を与え
ることができ、第３図に示される所要の折線近似γ補正
曲線を得ることができる。As the input signal level increases and reaches each voltage V 1a , V 2a , V 3a , Ri gradually increases, and as a result, the gain decreases, which may give a nonlinear characteristic according to the level of the video signal. Therefore, the required polygonal line approximation γ correction curve shown in FIG. 3 can be obtained.
更に、γ補正された映像信号は黒レベルクランプ回路
10により、図示しない次段黒クリップ回路の基準電圧が
クランプされ、出力される。Furthermore, the γ-corrected video signal is a black level clamp circuit.
The reference voltage of the not-shown next-stage black clip circuit is clamped by 10 and output.
以上説明したように本発明は、複数個の白クリップ回
路と定利得回路とをインピーダンスの低い加算回路の入
力回路として入力回路側で加算回路の利得に非線形特性
を与える構成とすることにより、簡単な構成でありなが
ら、回路のコレクタ容量や浮遊容量，接合容量，配線容
量，分布容量等による周波数特性が劣化することがな
く、テレビジョン撮像装置に要求される充分な周波数特
性を得ることができる効果がある。As described above, according to the present invention, a plurality of white clip circuits and a constant gain circuit are used as input circuits of an adder circuit having a low impedance to provide a nonlinear characteristic to the gain of the adder circuit on the input circuit side. With such a structure, the frequency characteristics due to the collector capacitance, stray capacitance, junction capacitance, wiring capacitance, distributed capacitance, etc. of the circuit are not deteriorated, and the sufficient frequency characteristic required for the television image pickup device can be obtained. effective.
第１図（ａ）は本発明による補正回路の原理を示すブロ
ック図、第１図（ｂ）は第１図（ａ）に示すγ補正回路
の各回路の動作特性を示す特性図、第１図（ｃ）は第１
図（ｂ）の各信号波形Sa〜Sdを合成して得られるγ補正
曲線を示す図、第１図（ｄ）は第１図（ｂ）の各動作特
性Sa〜Sdの立ち上がり部分の拡大図、第２図は本発明の
一実施例を示す回路図、第３図は第２図に示す本実施例
のγ補正回路の動作特性を示す特性図、第４図は従来の
γ補正回路の一例を示す回路図である。 １……白レベルクリップ回路１、２……白レベルクリッ
プ回路２、３……白レベルクリップ回路３、４……定利
得回路、５……加算回路、６……反転増幅回路、７……
ペデスタルレベルクランプ回路、８……白レベルクリッ
プ回路Ａ、Ｂ、Ｃ及び定利得回路Ｄ、９……加算回路、
10……黒レベルクランプ回路、ａ〜u,Ri,Rf1,Rf2……抵
抗、T1〜T8……トランジスタ、D1〜D3……ダイオード、
E1〜E3……電圧源、Tr……トランジスタ、R1〜R3,Rf,RL
……抵抗。1 (a) is a block diagram showing the principle of the correction circuit according to the present invention, and FIG. 1 (b) is a characteristic diagram showing the operating characteristics of each circuit of the γ correction circuit shown in FIG. 1 (a). Figure (c) shows the first
The figure which shows the (gamma) correction curve obtained by synthesize | combining each signal waveform Sa-Sd of FIG.1 (b), FIG.1 (d) is the enlarged view of the rising part of each operation characteristic Sa-Sd of FIG.1 (b). 2, FIG. 2 is a circuit diagram showing an embodiment of the present invention, FIG. 3 is a characteristic diagram showing operating characteristics of the γ correction circuit of the present embodiment shown in FIG. 2, and FIG. 4 is a conventional γ correction circuit. It is a circuit diagram which shows an example. 1 ... White level clipping circuit 1, 2 ... White level clipping circuit 2, 3 ... White level clipping circuit 3, 4 ... Constant gain circuit, 5 ... Addition circuit, 6 ... Inversion amplification circuit, 7 ...
Pedestal level clamp circuit, 8 ... White level clip circuits A, B, C and constant gain circuit D, 9 ... Adder circuit,
10 ... Black level clamp circuit, a to u, Ri, Rf 1 , Rf 2 ... resistance, T 1 to T 8 ... transistor, D 1 to D 3 ... diode,
E 1 to E 3 ...... Voltage source, Tr …… Transistor, R 1 to R 3 ,, Rf, RL
……resistance.
Claims (1)
位に固定するペデスタルレベルクランプ回路と、前記ペ
デスタルレベルクランプ回路で固定された映像信号の黒
ペデスタルレベルを基準としてそれぞれ異なった所定の
白クリップレベルが設定された複数個の白レベルクリッ
プ回路と、前記複数個の白レベルクリップ回路と並列に
位置する定利得回路と、前記複数個の白レベルクリップ
回路と前記定利得回路によって与えられるそれぞれ異な
った複数個の伝達特性を持った出力信号を受けて合成す
る加算回路と、前記加算回路の出力を受けその出力黒レ
ベルを第２の基準電圧に固定する第２の黒レベルクラン
プ回路とを有して成り、前記複数個の白レベルクリップ
回路のそれぞれの白クリップレベルにより折点がまた前
記複数個の白レベルクリップ回路と前記定利得回路のそ
れぞれの伝達利得により各折線の傾斜が与えられるよう
にγ補正曲線が構成されることを特徴とするγ補正回
路。1. A pedestal level clamp circuit for fixing a black level of a video signal to a predetermined first reference potential, and different predetermined pedestal levels with the black pedestal level of the video signal fixed by the pedestal level clamp circuit as a reference. A plurality of white level clip circuits having white clip levels set, a constant gain circuit arranged in parallel with the plurality of white level clip circuits, a plurality of white level clip circuits and the constant gain circuit. An adder circuit for receiving and synthesizing output signals each having a plurality of different transfer characteristics; and a second black level clamp circuit for receiving the output of the adder circuit and fixing the output black level thereof to a second reference voltage. A plurality of white level clipping circuits, each of the plurality of white level clipping circuits has a plurality of white level levels. γ correction circuit, characterized in that the γ correction curve as the slope of the fold lines is given by the respective transmission gain of the clip circuit and the constant-gain circuit is configured.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311030A JP2545999B2 (en) | 1989-11-29 | 1989-11-29 | γ correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311030A JP2545999B2 (en) | 1989-11-29 | 1989-11-29 | γ correction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171880A JPH03171880A (en) | 1991-07-25 |
| JP2545999B2 true JP2545999B2 (en) | 1996-10-23 |
Family
ID=18012268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311030A Expired - Fee Related JP2545999B2 (en) | 1989-11-29 | 1989-11-29 | γ correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545999B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611882B1 (en) | 2004-06-25 | 2006-08-11 | 삼성에스디아이 주식회사 | Apparatus and method of image display |
| JP6021465B2 (en) * | 2011-07-11 | 2016-11-09 | キヤノン株式会社 | Image processing apparatus and image processing apparatus control method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427720A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Process amplifier of color pickup unit |
| JPS60117971A (en) * | 1983-11-30 | 1985-06-25 | Canon Inc | Clamping circuit |
| JPS60257674A (en) * | 1984-06-04 | 1985-12-19 | Olympus Optical Co Ltd | Broad band gamma correction circuit |
-
1989
- 1989-11-29 JP JP1311030A patent/JP2545999B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03171880A (en) | 1991-07-25 |
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| Date | Code | Title | Description |
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|
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