JP2542457B2 - Ｔｔｌ／ｃｍｏｓレベル変換器 - Google Patents
Ｔｔｌ／ｃｍｏｓレベル変換器Info
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Description
【発明の詳細な説明】 技術分野 本発明は電圧レベル変換（翻訳）回路の分野に関する
ものであって、更に詳細には、トランジスタ−トランジ
スタ論理（TTL）信号を相補的金属酸化物シリコン（CMO
S）電圧レベルへ変換乃至は翻訳する回路に関するもの
である。
ものであって、更に詳細には、トランジスタ−トランジ
スタ論理（TTL）信号を相補的金属酸化物シリコン（CMO
S）電圧レベルへ変換乃至は翻訳する回路に関するもの
である。
従来技術 CMSC（集積回路）装置とTTL回路との間にインターフ
ェースを設けることが所望されることが多々ある。この
様なインターフェースを与える場合、TTL回路の電圧レ
ベルをCMOS回路において使用することが可能なレベルへ
変換することが必要である。
ェースを設けることが所望されることが多々ある。この
様なインターフェースを与える場合、TTL回路の電圧レ
ベルをCMOS回路において使用することが可能なレベルへ
変換することが必要である。
この様なインターフェース回路に対する従来の技術
は、TTL仕様の中間点に対して設定される基準電圧（例
えば、1.4−1.6V）を有する比較器回路を使用してい
る。その他の従来技術では、TTL仕様点近傍のスイッチ
ングスレッシュホールドを最適化すべく選択されたトラ
ンジスタ寸法を有するCMOSインバータ段を使用してい
る。しかしながら、比較器回路は精度が悪く且つ高速動
作に適したものではない。
は、TTL仕様の中間点に対して設定される基準電圧（例
えば、1.4−1.6V）を有する比較器回路を使用してい
る。その他の従来技術では、TTL仕様点近傍のスイッチ
ングスレッシュホールドを最適化すべく選択されたトラ
ンジスタ寸法を有するCMOSインバータ段を使用してい
る。しかしながら、比較器回路は精度が悪く且つ高速動
作に適したものではない。
CMOSインバータ回路は、Ｐチャンネルトランジスタと
Ｎチャンネルトランジスタとの間のトランジスタ特性の
関係に依存するので、処理変動に影響を受けやすい。こ
れらの二つの異なった装置（Ｐチャンネル装置及びＮチ
ャンネル装置）は、製造プロセスに対して典型的なウエ
ハにおいて「追従性」又は自己補償性を有するものでは
ない。その結果、スイッチングスレッシュホールドの変
動が大きすべて、典型的な範囲の処理変動及び動作環境
において適切な動作を確保することが不可能である。
Ｎチャンネルトランジスタとの間のトランジスタ特性の
関係に依存するので、処理変動に影響を受けやすい。こ
れらの二つの異なった装置（Ｐチャンネル装置及びＮチ
ャンネル装置）は、製造プロセスに対して典型的なウエ
ハにおいて「追従性」又は自己補償性を有するものでは
ない。その結果、スイッチングスレッシュホールドの変
動が大きすべて、典型的な範囲の処理変動及び動作環境
において適切な動作を確保することが不可能である。
別の従来のTTL/CMOS変換器は、スタティックインバー
タ型の変換器（翻訳器）である。スタティックインバー
タ型の変換器は、相補的トランジスタからなる２個のイ
ンバータ段から構成されている。入力TTL信号は、最初
のドレイン結合されているトランジスタ対のゲート電圧
を与える。第一対は、分圧器として作用し、且つこの第
一対の出力端は第二相補的対のゲートへ結合されてい
る。第二段の出力はＰ型トランジスタのドレインからと
られる。スタティックインバータ型の変換器は、スタン
バイ電流が低い適用に対しては適切なものではない。こ
れらの変換器は、又、ホットエレクトロン効果によって
誘起されるVTN劣化の影響を受ける。更に、この様な変
換器は、安定なVIL/VIHトリップ点を得るために極めて
厳格なプロセス制御を行なうことを必要とする。
タ型の変換器（翻訳器）である。スタティックインバー
タ型の変換器は、相補的トランジスタからなる２個のイ
ンバータ段から構成されている。入力TTL信号は、最初
のドレイン結合されているトランジスタ対のゲート電圧
を与える。第一対は、分圧器として作用し、且つこの第
一対の出力端は第二相補的対のゲートへ結合されてい
る。第二段の出力はＰ型トランジスタのドレインからと
られる。スタティックインバータ型の変換器は、スタン
バイ電流が低い適用に対しては適切なものではない。こ
れらの変換器は、又、ホットエレクトロン効果によって
誘起されるVTN劣化の影響を受ける。更に、この様な変
換器は、安定なVIL/VIHトリップ点を得るために極めて
厳格なプロセス制御を行なうことを必要とする。
従来のスタティックインバータ型変換器に対する低い
スタンバイ電流性能を改善する一つの方法は、長いチャ
ンネル及び弱いトランジスタを使用してスタンバイ電流
を減少させ且つVTN劣化に関するホットエレクトロン効
果を減少させることである。しかしながら、このことは
スタンバイ電流及び処理窓を改善することにはなるが、
それは速度を犠牲にすることとなる。
スタンバイ電流性能を改善する一つの方法は、長いチャ
ンネル及び弱いトランジスタを使用してスタンバイ電流
を減少させ且つVTN劣化に関するホットエレクトロン効
果を減少させることである。しかしながら、このことは
スタンバイ電流及び処理窓を改善することにはなるが、
それは速度を犠牲にすることとなる。
目的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、スタティックイン
バータ型TTL/CMOSレベル変換器のスタンバイ電流を最小
とすると共に高速動作を維持することを可能とする回路
を提供することである。本発明の別の目的とするところ
は、TTL/CMOS変換器におけるホットエレクトロンによっ
て誘起されるVTN劣化を抑圧することである。本発明の
更に別の目的とするところは、幅広の処理窓余裕を持っ
たTTL/CMOSレベル変換器を提供することである。
述した如き従来技術の欠点を解消し、スタティックイン
バータ型TTL/CMOSレベル変換器のスタンバイ電流を最小
とすると共に高速動作を維持することを可能とする回路
を提供することである。本発明の別の目的とするところ
は、TTL/CMOS変換器におけるホットエレクトロンによっ
て誘起されるVTN劣化を抑圧することである。本発明の
更に別の目的とするところは、幅広の処理窓余裕を持っ
たTTL/CMOSレベル変換器を提供することである。
構成 本発明によれば、改善されたスタティックインバータ
型TTL/CMOSレベル変換器が提供される。本発明は、ホッ
トエレクトロン効果を抑圧するために一対のトランジス
タを使用している。これらのトランジスタ対は、第一及
び第二利得段において、VCCに対するＮチャンネルトラ
ンジスタの最大VDS−VTNを制限している。
型TTL/CMOSレベル変換器が提供される。本発明は、ホッ
トエレクトロン効果を抑圧するために一対のトランジス
タを使用している。これらのトランジスタ対は、第一及
び第二利得段において、VCCに対するＮチャンネルトラ
ンジスタの最大VDS−VTNを制限している。
一対の抵抗は、仮想VCC変調器として作用し、電圧変
動を最小とし、VIL/VIHトリップ点を安定化させる。こ
れらの抵抗は、又、スタンバイ電流を最小とさせ、従っ
て本発明の変換器は、スタンバイ電流の低い環境におい
て使用することが可能である。本発明の変換器は、従来
の変換器と比較して、より高速、より広い処理余裕、よ
り良好な信頼性及び低いスタンバイ電流を与える。
動を最小とし、VIL/VIHトリップ点を安定化させる。こ
れらの抵抗は、又、スタンバイ電流を最小とさせ、従っ
て本発明の変換器は、スタンバイ電流の低い環境におい
て使用することが可能である。本発明の変換器は、従来
の変換器と比較して、より高速、より広い処理余裕、よ
り良好な信頼性及び低いスタンバイ電流を与える。
本発明は、TTL入力レベルをCMOS出力レベルへ変換す
るための電気回路を提供している。本発明の入力段は、
トランジスタの相補的対を有しており、該トランジスタ
のゲートはTTL入力端へ結合されている。第三トランジ
スタが該トランジスタの相補的対の間に結合されてお
り、且つそのゲートは第一供給電圧へ結合されている。
この付加的なトランジスタは、そのソースにおける電圧
を最小レベルにクランプしホットエレクトロン効果を最
小としている。
るための電気回路を提供している。本発明の入力段は、
トランジスタの相補的対を有しており、該トランジスタ
のゲートはTTL入力端へ結合されている。第三トランジ
スタが該トランジスタの相補的対の間に結合されてお
り、且つそのゲートは第一供給電圧へ結合されている。
この付加的なトランジスタは、そのソースにおける電圧
を最小レベルにクランプしホットエレクトロン効果を最
小としている。
第一段の出力端は、第二インバータ段へ結合されてお
り、この第二インバータ段も一対の相補的トランジスタ
を有している。第三トランジスタが該相補的対の間に結
合されており、ホットエレクトロン効果を抑圧してい
る。第二段の付加的トランジスタは、第二供給電圧へ結
合されている。本発明において、第一及び第二電圧を同
一のものとすることが可能である。
り、この第二インバータ段も一対の相補的トランジスタ
を有している。第三トランジスタが該相補的対の間に結
合されており、ホットエレクトロン効果を抑圧してい
る。第二段の付加的トランジスタは、第二供給電圧へ結
合されている。本発明において、第一及び第二電圧を同
一のものとすることが可能である。
Ｐ導電型トランジスタのソースに仮想供給電圧を供給
するために、供給電圧と第一及び第二段のＰチャンネル
トランジスタのソースとの間に抵抗が挿入されている。
このことは、仮想VCC上の供給電圧の振れの影響を最小
とすることによりVIL/VIHトリップ点を安定化させてい
る。
するために、供給電圧と第一及び第二段のＰチャンネル
トランジスタのソースとの間に抵抗が挿入されている。
このことは、仮想VCC上の供給電圧の振れの影響を最小
とすることによりVIL/VIHトリップ点を安定化させてい
る。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
従来のスタティックインバータ型TTL/CMOSレベル変換
器の一例を第１図に示してある。TTL入力端10がノード1
5においてトランジスタQ1及びトランジスタ列Q3A−Q3D
のゲートへ結合されている。トランジスタQ1はＰ型トラ
ンジスタであり、そのソースは電圧VC1へ結合されてい
る。トランジスタQ1はドレインはノード12においてトラ
ンジスタQ3A−Q3Dのドレインへ結合されており且つトラ
ンジスタQ4及びQ6のゲートへ結合されている。トランジ
スタQ3A−Q3Dのソースは接地へ結合されている。トラン
ジスタQ3A−Q3DはＮ型トランジスタである。Ｐ型トラン
ジスタQ4のソースは電圧VC2へ結合されている。トラン
ジスタQ4のドレインはノード14においてＮ型トランジス
タQ6のドレインへ結合されている。トランジスタQ6のソ
ースは接地へ結合されている。CMOS出力11はノード14か
らとられる。
器の一例を第１図に示してある。TTL入力端10がノード1
5においてトランジスタQ1及びトランジスタ列Q3A−Q3D
のゲートへ結合されている。トランジスタQ1はＰ型トラ
ンジスタであり、そのソースは電圧VC1へ結合されてい
る。トランジスタQ1はドレインはノード12においてトラ
ンジスタQ3A−Q3Dのドレインへ結合されており且つトラ
ンジスタQ4及びQ6のゲートへ結合されている。トランジ
スタQ3A−Q3Dのソースは接地へ結合されている。トラン
ジスタQ3A−Q3DはＮ型トランジスタである。Ｐ型トラン
ジスタQ4のソースは電圧VC2へ結合されている。トラン
ジスタQ4のドレインはノード14においてＮ型トランジス
タQ6のドレインへ結合されている。トランジスタQ6のソ
ースは接地へ結合されている。CMOS出力11はノード14か
らとられる。
第１図のスタティックインバータ型変換器は、二つの
インバータ段から構成されている。第一インバータ段
は、ＰチャンネルトランジスタQ1及びＮチャンネルトラ
ンジスタQ3A−Q3Dから構成されている。ノード12におけ
る第一段の出力端は第二インバータ段へ結合されてい
る。第二インバータ段は、Ｐ型トランジスタQ4及びＮ型
トランジスタQ6から構成されている。
インバータ段から構成されている。第一インバータ段
は、ＰチャンネルトランジスタQ1及びＮチャンネルトラ
ンジスタQ3A−Q3Dから構成されている。ノード12におけ
る第一段の出力端は第二インバータ段へ結合されてい
る。第二インバータ段は、Ｐ型トランジスタQ4及びＮ型
トランジスタQ6から構成されている。
TTL回路からの特定の入力電圧VILに対して、この変換
器は、論理「０」を出力する。TTL回路からの入力VIH電
圧に対して、この変換器回路は論理「１」を出力する。
しかしながら、TTL入力条件は常に安定なものではな
い。更に、ホットエレクトロン効果がVTHを劣化させる
場合がある。従って、VIL/VIHトリップ点が変化する場
合がある。
器は、論理「０」を出力する。TTL回路からの入力VIH電
圧に対して、この変換器回路は論理「１」を出力する。
しかしながら、TTL入力条件は常に安定なものではな
い。更に、ホットエレクトロン効果がVTHを劣化させる
場合がある。従って、VIL/VIHトリップ点が変化する場
合がある。
入力10が低状態であると（例えば、0.8V以下）、トラ
ンジスタQ1がターンオンされ且つトランジスタQ3A−Q3D
がターンオフされる。ノード12における第一インバータ
段の出力はVC1である。この電圧はトランジスタQ4をタ
ーンオフさせ且つトランジスタQ6をターンオフさせる。
このことは、ノード14における第二インバータ段の出力
端における信号の低状態とさせ、論理「０」出力を与え
る。入力10が高状態であると、トランジスタQ3A−Q3Dが
ターンオンされる。従って、ノード12における出力は低
状態（例えば、0.8V）である。このことは、トランジス
タQ4をターンオンし且つトランジスタQ6をターンオフ
し、従って第二インバータ段のノード14における出力は
高状態となり、VC2に近付き、出力端11において論理
「１」を与える。
ンジスタQ1がターンオンされ且つトランジスタQ3A−Q3D
がターンオフされる。ノード12における第一インバータ
段の出力はVC1である。この電圧はトランジスタQ4をタ
ーンオフさせ且つトランジスタQ6をターンオフさせる。
このことは、ノード14における第二インバータ段の出力
端における信号の低状態とさせ、論理「０」出力を与え
る。入力10が高状態であると、トランジスタQ3A−Q3Dが
ターンオンされる。従って、ノード12における出力は低
状態（例えば、0.8V）である。このことは、トランジス
タQ4をターンオンし且つトランジスタQ6をターンオフ
し、従って第二インバータ段のノード14における出力は
高状態となり、VC2に近付き、出力端11において論理
「１」を与える。
ホットエレクトロン効果のために、電圧VTNは、トラ
ンジスタQ3A−Q3Dにおいて劣化を蒙る場合がある。この
ことは、TTL/CMOSレベル変換器から不正確な出力を発生
させる場合がある。
ンジスタQ3A−Q3Dにおいて劣化を蒙る場合がある。この
ことは、TTL/CMOSレベル変換器から不正確な出力を発生
させる場合がある。
ホットエレクトロン効果は、トランジスタQ3A−Q3Dに
対するVTを劣化させる。ノード12における電圧は、この
効果によって不安定なものとされる。入力10がVILからV
IHへスイッチすると、ノード12はトランジスタQ3A−Q3D
を介して放電される。しかしながら、ホットエレクトロ
ン効果が、トランジスタQ3A−Q3Dに対してVTを一層高い
ものへシフトする場合がある。VTが所定の設計値よりも
高くシフトすると、ノード12は予定したVIL/VIHトリッ
プ点において放電することがない。このことは、変換器
の出力端において誤った低状態の読取りを発生する場合
がある。
対するVTを劣化させる。ノード12における電圧は、この
効果によって不安定なものとされる。入力10がVILからV
IHへスイッチすると、ノード12はトランジスタQ3A−Q3D
を介して放電される。しかしながら、ホットエレクトロ
ン効果が、トランジスタQ3A−Q3Dに対してVTを一層高い
ものへシフトする場合がある。VTが所定の設計値よりも
高くシフトすると、ノード12は予定したVIL/VIHトリッ
プ点において放電することがない。このことは、変換器
の出力端において誤った低状態の読取りを発生する場合
がある。
第１図の従来の変換器は、更に、スタンバイ電流が低
いという問題がある。例えば、入力10がVIH（例えば、
2.4V）である場合、トランジスタQ1及びQ3A−Q3Dの両方
が同時にターンオンされる。第一インバータ段のスタン
バイ電流は、トランジスタQ1及びQ3A−Q3Dのターンオン
抵抗によって主に決定され、低スタンバイ電流適用に対
して電流制限されていない。又、Ｐチャンネルトランジ
スタQ1及びＮチャンネルトランジスタQ3A−Q3Dはレシオ
型であるので、安定なトリップ点は、安定な電源VCCに
依存する。電源が、例えば、4.5から5.5Vへ変化する
と、完全な1Vの変動がドランジスタQ1によって見られ
る。従って、VIL/VIHトリップ点が変動する。本発明
は、電源変動によって影響を受けることを少なくした仮
想VCCを与えている。
いという問題がある。例えば、入力10がVIH（例えば、
2.4V）である場合、トランジスタQ1及びQ3A−Q3Dの両方
が同時にターンオンされる。第一インバータ段のスタン
バイ電流は、トランジスタQ1及びQ3A−Q3Dのターンオン
抵抗によって主に決定され、低スタンバイ電流適用に対
して電流制限されていない。又、Ｐチャンネルトランジ
スタQ1及びＮチャンネルトランジスタQ3A−Q3Dはレシオ
型であるので、安定なトリップ点は、安定な電源VCCに
依存する。電源が、例えば、4.5から5.5Vへ変化する
と、完全な1Vの変動がドランジスタQ1によって見られ
る。従って、VIL/VIHトリップ点が変動する。本発明
は、電源変動によって影響を受けることを少なくした仮
想VCCを与えている。
本発明は、又、TTL/CMOSレベル変換を達成するために
二つのインバータ段を使用している。第一段（入力段）
は、Ｐ型トランジスタとＮ型トランジスタの相補的対か
ら構成されている。このトランジスタ対のゲートはTTL
入力電圧へ結合されている。第三トランジスタが、相補
的対のドレイン間に結合されており、且つそのゲートは
供給電圧へ結合されている。このエキストラなトランジ
スタは、Ｎチャンネルトランジスタのドレインにおける
電圧を固定した最大レベルへクランプし、ホットエレク
トロン効果を抑圧する。
二つのインバータ段を使用している。第一段（入力段）
は、Ｐ型トランジスタとＮ型トランジスタの相補的対か
ら構成されている。このトランジスタ対のゲートはTTL
入力電圧へ結合されている。第三トランジスタが、相補
的対のドレイン間に結合されており、且つそのゲートは
供給電圧へ結合されている。このエキストラなトランジ
スタは、Ｎチャンネルトランジスタのドレインにおける
電圧を固定した最大レベルへクランプし、ホットエレク
トロン効果を抑圧する。
第一インバータ段の出力端は、第二相補対のトランジ
スタのゲートへ結合されている。第一段における如く、
付加的なトランジスタがこの相補的対のトランジスタの
ドレイン間に結合されており、ホットエレクトロン効果
を抑圧している。この付加的なトランジスタのゲートは
第二供給電圧へ結合されており、その第二供給電圧は第
一供給電圧と同一のものとすることが可能である。
スタのゲートへ結合されている。第一段における如く、
付加的なトランジスタがこの相補的対のトランジスタの
ドレイン間に結合されており、ホットエレクトロン効果
を抑圧している。この付加的なトランジスタのゲートは
第二供給電圧へ結合されており、その第二供給電圧は第
一供給電圧と同一のものとすることが可能である。
Ｐチャンネルトランジスタのソースと供給電圧との間
に抵抗が設けられており、Ｐチャンネルトランジスタの
ソースにおいて仮想VCCを与えている。これらの抵抗
は、供給電圧VC1及びVC2における電圧の振れの効果を減
少させており、従って仮想供給電圧に与える正味の効果
が最小とされる。このことは、VIL−VIHトリップ点を安
定化させる。
に抵抗が設けられており、Ｐチャンネルトランジスタの
ソースにおいて仮想VCCを与えている。これらの抵抗
は、供給電圧VC1及びVC2における電圧の振れの効果を減
少させており、従って仮想供給電圧に与える正味の効果
が最小とされる。このことは、VIL−VIHトリップ点を安
定化させる。
本発明の好適実施例を第２図に示してある。本発明
も、スタティックインバータ型のTTL/CMOS変換器を有し
ている。本発明は、従来のレベル変換器のスタンバイ電
流を最小とするために抵抗R1及びR2を与えている。抵抗
R1は、電圧VC1とトランジスタQ1のソースとの間に結合
されている。抵抗R2は、電圧VC2とトランジスタQ4のソ
ースとの間に結合されている。
も、スタティックインバータ型のTTL/CMOS変換器を有し
ている。本発明は、従来のレベル変換器のスタンバイ電
流を最小とするために抵抗R1及びR2を与えている。抵抗
R1は、電圧VC1とトランジスタQ1のソースとの間に結合
されている。抵抗R2は、電圧VC2とトランジスタQ4のソ
ースとの間に結合されている。
本発明も、トランジスタQ3A−Q3D及びトランジスタQ6
に関するホットエレクトロンによって誘起されるVTN劣
化を抑圧するために２個のホットエレクトロン抑圧用ト
ランジスタ（Q2及びQ5）を与えている。トランジスタQ2
のドレインはノード13においてトランジスタQ1のドレイ
ンへ結合されている。トランジスタQ2のソースはノード
12においてトランジスタQ3A−Q3Dのドレインへ結合され
ている。トランジスタQ2のゲートはVC1へ結合されてい
る。
に関するホットエレクトロンによって誘起されるVTN劣
化を抑圧するために２個のホットエレクトロン抑圧用ト
ランジスタ（Q2及びQ5）を与えている。トランジスタQ2
のドレインはノード13においてトランジスタQ1のドレイ
ンへ結合されている。トランジスタQ2のソースはノード
12においてトランジスタQ3A−Q3Dのドレインへ結合され
ている。トランジスタQ2のゲートはVC1へ結合されてい
る。
トランジスタQ5のドレインは、ノード16において、ト
ランジスタQ4のドレインへ結合されている。トランジス
タQ5のソースは、ノード17において、トランジスタQ6の
ドレインへ結合されている。トランジスタQ5のゲートは
VC2へ結合されている。CMOSの出力11はノード16からと
られる。
ランジスタQ4のドレインへ結合されている。トランジス
タQ5のソースは、ノード17において、トランジスタQ6の
ドレインへ結合されている。トランジスタQ5のゲートは
VC2へ結合されている。CMOSの出力11はノード16からと
られる。
本発明は、ノード12及び17における電圧を安定化させ
ることにより、ホットエレクトロン現象に起因するVT劣
化の影響を減少させている。本発明は、ノード12及び17
における電圧をクランプするためにＮチャンネルトラン
ジスタQ2及びQ5を与えている。例えば、ノード12におい
て得ることの可能な最高電圧は、VC1−VT（Q2）であ
る。その結果、インバータ段の応答は予測可能であり、
且つホットエレクトロン効果は最小とされる。
ることにより、ホットエレクトロン現象に起因するVT劣
化の影響を減少させている。本発明は、ノード12及び17
における電圧をクランプするためにＮチャンネルトラン
ジスタQ2及びQ5を与えている。例えば、ノード12におい
て得ることの可能な最高電圧は、VC1−VT（Q2）であ
る。その結果、インバータ段の応答は予測可能であり、
且つホットエレクトロン効果は最小とされる。
トランジスタQ1及びQ4のソースにおいて仮想供給電圧
を与えるために抵抗R1及びR2が使用されており、それは
従来の変換器におけるよりも一層安定している。前述し
た如く、供給電圧VC1における1Vのスイング即ち振れ
は、従来技術における交差トランジスタQ1及びQ4におい
て完全な1Vの振れを発生させる。該抵抗は、第一段の仮
想供給電圧に対してフィードバック制御として作用す
る。例えば、5.5VのVC1の場合、抵抗R1を横断しての電
圧降下は約0.5Vである。従って、トランジスタQ1のソー
スにおける仮想供給電圧は5Vである。供給電圧VC1が4.5
Vへ降下すると、抵抗R1を横断しての電圧降下は、例え
ば、0.1Vである。なぜならば、電流が一層低いからであ
る。従って、トランジスタQ1のソースにおける電圧は4.
4Vである。供給電圧VC1の電圧の振れが1Vの場合、トラ
ンジスタQ1のソースにおける仮想供給電圧において見ら
れる電圧の振れは0.6V（即ち、5V−4.4V）であるに過ぎ
ない。従って、上述した如く抵抗を使用することによ
り、供給電圧の振れが安定化される。
を与えるために抵抗R1及びR2が使用されており、それは
従来の変換器におけるよりも一層安定している。前述し
た如く、供給電圧VC1における1Vのスイング即ち振れ
は、従来技術における交差トランジスタQ1及びQ4におい
て完全な1Vの振れを発生させる。該抵抗は、第一段の仮
想供給電圧に対してフィードバック制御として作用す
る。例えば、5.5VのVC1の場合、抵抗R1を横断しての電
圧降下は約0.5Vである。従って、トランジスタQ1のソー
スにおける仮想供給電圧は5Vである。供給電圧VC1が4.5
Vへ降下すると、抵抗R1を横断しての電圧降下は、例え
ば、0.1Vである。なぜならば、電流が一層低いからであ
る。従って、トランジスタQ1のソースにおける電圧は4.
4Vである。供給電圧VC1の電圧の振れが1Vの場合、トラ
ンジスタQ1のソースにおける仮想供給電圧において見ら
れる電圧の振れは0.6V（即ち、5V−4.4V）であるに過ぎ
ない。従って、上述した如く抵抗を使用することによ
り、供給電圧の振れが安定化される。
本発明の好適実施例においては、抵抗R1及びR2の値は
性能条件に依存する。高速の変換器の場合、抵抗R1及び
R2の値は低い値に設定され、例えば、1KΩに設定され
る。低速であるが良好なVIH性能の場合には、抵抗R1及
びR2の値は高く設定され、例えば、4KΩの範囲に設定さ
れる。
性能条件に依存する。高速の変換器の場合、抵抗R1及び
R2の値は低い値に設定され、例えば、1KΩに設定され
る。低速であるが良好なVIH性能の場合には、抵抗R1及
びR2の値は高く設定され、例えば、4KΩの範囲に設定さ
れる。
本発明の好適実施例においては、トランジスタQ3A−Q
3Dに対するVTの公称値は約0.8Vである。トランジスタQ1
に対するVTは約−1Vである。
3Dに対するVTの公称値は約0.8Vである。トランジスタQ1
に対するVTは約−1Vである。
トランジスタQ2及びQ5は、ノード12及び17において、
最大ドレイン−ソース電圧VDSをVCC−VTNへ制限してい
る。
最大ドレイン−ソース電圧VDSをVCC−VTNへ制限してい
る。
本発明の好適実施例においては、VC1及びVC2は約5Vに
等しい。別の実施例においては、第３図に示した如く、
抵抗R2をトランジスタQ6のソースと接地との間に配置さ
せる。
等しい。別の実施例においては、第３図に示した如く、
抵抗R2をトランジスタQ6のソースと接地との間に配置さ
せる。
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることが勿論である。
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることが勿論である。
第１図は従来のスタティックインバータ型TTL/CMOSレベ
ル変換器を示した概略回路図、第２図は本発明の一実施
例に基づいて構成されたレベル変換器を示した概略回路
図、第３図は本発明の別の実施例に基づいて構成された
レベル変換器を示した概略回路図、である。 （符号の説明） 10:TTL入力 11:出力 12−17:ノード Q:トランジスタ
ル変換器を示した概略回路図、第２図は本発明の一実施
例に基づいて構成されたレベル変換器を示した概略回路
図、第３図は本発明の別の実施例に基づいて構成された
レベル変換器を示した概略回路図、である。 （符号の説明） 10:TTL入力 11:出力 12−17:ノード Q:トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−29016（ＪＰ，Ａ) 特開 昭57−24126（ＪＰ，Ａ) 特開 昭60−233931（ＪＰ，Ａ) 特開 昭64−60109（ＪＰ，Ａ) 特開 昭54−84469（ＪＰ，Ａ)
Claims (8)
- 【請求項１】トランジスタ−トランジスタ論理（TTL）
入力電圧レベルを相補的金属酸化物半導体（CMOS）電圧
レベルへ変換する電気回路において、第１及び第２導電
型のドレイン結合した第１及び第２トランジスタの相補
的対を具備する入力段が設けられており、前記第１トラ
ンジスタのソースは第１抵抗を介して第１供給電圧へ結
合されており、前記第２トランジスタのゲートは前記第
１供給電圧へ結合されており、第２導電型の第３トラン
ジスタが設けられており、前記第３トランジスタのゲー
トは前記TTL入力端へ結合されておりそのソースは接地
へ結合されており且つそのドレインは前記第２トランジ
スタのソースへ結合されており、前記TTL入力端は前記
第１トランジスタのゲートへ結合されており、第１及び
第２導電型の第４及び第５トランジスタの第２相補的対
を具備する出力段が設けられており、前記第４トランジ
スタのソースは第２抵抗を介して第２供給電圧へ結合さ
れており、前記第５トランジスタのゲートは前記第２供
給電圧へ結合されており、第２導電型の第６トランジス
タが設けられており、前記第６トランジスタのゲートは
前記第１トランジスタのドレイン及び前記第４トランジ
スタのゲートへ結合されておりそのソースは接地へ結合
されており且つそのドレインは前記第５トランジスタの
ソースへ結合されており、前記CMOS電圧が前記第５トラ
ンジスタのドレインに与えられ、前記第１抵抗の値が前
記第１トランジスタのソースにおける電圧を安定化させ
且つ前記第１、第２、第３トランジスタのドレイン電流
を減少させるべく選択されており、且つ前記第２抵抗の
値が前記第４トランジスタのソースにおける電圧を安定
化させ且つ前記第４、第５、第６トランジスタのドレイ
ン電流を減少させるべく選択されていることを特徴とす
る電気回路。 - 【請求項２】特許請求の範囲第１項において、前記第１
導電型がＰ型であることを特徴とする電気回路。 - 【請求項３】特許請求の範囲第１項において、前記第１
及び第２抵抗の値が１〜4KΩの間であることを特徴とす
る電気回路。 - 【請求項４】トランジスタ−トランジスタ論理（TTL）
入力電圧レベルを相補的金属酸化物半導体（CMOS）電圧
レベルへ変換する電気回路において、第１及び第２導電
型のドレイン結合した第１及び第２トランジスタの相補
的対を具備する入力段が設けられており、前記第１トラ
ンジスタのソースは第１抵抗を介して第１供給電圧へ結
合されており、前記第２トランジスタのゲートは前記第
１供給電圧へ結合されており、第２導電型の複数個の第
３トランジスタが設けられており、前記第３トランジス
タのゲートは前記TTL入力端へ結合されておりそのソー
スは接地へ結合されており且つそのドレインは前記第２
トランジスタのソースへ結合されており、前記TTL入力
端は前記第１トランジスタのゲートへ結合されており、
第１及び第２導電型の第４及び第５トランジスタの第２
相補的対を具備する出力段が設けられており、前記第４
トランジスタのソースは第２抵抗を介して第２供給電圧
へ結合されており、前記第５トランジスタのゲートは前
記第２供給電圧へ結合されており、第２導電型の第６ト
ランジスタが設けられており、前記第６トランジスタの
ゲートは前記第１トランジスタのドレイン及び前記第４
トランジスタのゲートへ結合されておりそのソースは接
地へ結合されており且つそのドレインは前記第５トラン
ジスタのソースへ結合されており、前記CMOS電圧が前記
第５トランジスタのドレインに与えられ、前記第１抵抗
の値が前記第１トランジスタのソースにおける電圧を安
定化させ且つ前記第１、第２、第３トランジスタのドレ
イン電流を減少させるべく選択されており、且つ前記第
２抵抗の値が前記第４トランジスタのソースにおける電
圧を安定化させ且つ前記第４、第５、第６トランジスタ
のドレイン電流を減少させるべく選択されていることを
特徴とする電気回路。 - 【請求項５】特許請求の範囲第４項において、前記第１
導電型がＰ型であることを特徴とする電気回路。 - 【請求項６】特許請求の範囲第４項において、前記第１
及び第２抵抗の値が１〜4KΩの間であることを特徴とす
る電気回路。 - 【請求項７】トランジスタ−トランジスタ論理（TTL）
入力電圧レベルを相補的金属酸化物半導体（CMOS）電圧
レベルへ変換する電気回路において、第１及び第２導電
型のドレイン結合した第１及び第２トランジスタの相補
的対を具備する入力段が設けられており、前記第１トラ
ンジスタのソースが第１抵抗を介して第１供給電圧へ結
合されており、前記第２トランジスタのゲートが前記第
１供給電圧へ結合されており、第２導電型の複数個の第
３トランジスタが設けられており、前記第３トランジス
タのゲートが前記TTL入力端へ結合されておりそのソー
スは接地へ結合されており且つそのドレインは前記第２
トランジスタのソースへ結合されており、前記TTL入力
端は前記第１トランジスタのゲートへ結合されており、
第１及び第２導電型の第４及び第５トランジスタの第２
相補的対を具備する出力段が設けられており、前記第４
トランジスタのソースは第２供給電圧へ結合されてお
り、前記第５トランジスタのゲートは前記第２供給電圧
へ結合されており、第２導電型の第６トランジスタが設
けられており、前記第６トランジスタのゲートは前記第
１トランジスタのドレイン及び前記第４トランジスタの
ゲートへ結合されておりそのソースは第２抵抗を介して
接地へ結合されており且つそのドレインは前記第５トラ
ンジスタのソースへ結合されており、前記CMOS電圧が前
記第５トランジスタのドレインにおいて与えられ、前記
第１抵抗の値が前記第１トランジスタのソースにおける
電圧を安定化させ且つ前記第１、第２、第３トランジス
タのドレイン電流を減少させるべく選択されており、且
つ前記第２抵抗の値が前記第４、第５、第６トランジス
タのドレイン電流を減少させるべく選択されていること
を特徴とする電気回路。 - 【請求項８】特許請求の範囲第７項において、前記第１
及び第２抵抗の値が１〜4KΩの間であることを特徴とす
る電気回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US406,721 | 1989-09-12 | ||
| US07/406,721 US4963771A (en) | 1989-09-12 | 1989-09-12 | TTL/CMOS level translator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132211A JPH03132211A (ja) | 1991-06-05 |
| JP2542457B2 true JP2542457B2 (ja) | 1996-10-09 |
Family
ID=23609181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2240168A Expired - Fee Related JP2542457B2 (ja) | 1989-09-12 | 1990-09-12 | Ｔｔｌ／ｃｍｏｓレベル変換器 |
Country Status (5)
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|---|---|
| US (1) | US4963771A (ja) |
| EP (1) | EP0417895B1 (ja) |
| JP (1) | JP2542457B2 (ja) |
| KR (1) | KR910007279A (ja) |
| DE (1) | DE69025015T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100765875B1 (ko) * | 2004-02-20 | 2007-10-11 | 후지쯔 가부시끼가이샤 | 신호를 저전압 영역에서 고전압 영역으로 변환시키는 방법및 회로 |
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|---|---|---|---|---|
| JPH0379121A (ja) * | 1989-08-23 | 1991-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0793565B2 (ja) * | 1989-11-09 | 1995-10-09 | 日本電気株式会社 | レベル変換回路 |
| US5274284A (en) * | 1991-01-24 | 1993-12-28 | Texas Instruments Incorporated | Output buffer circuits with controlled Miller effect capacitance |
| JP2978346B2 (ja) * | 1992-11-30 | 1999-11-15 | 三菱電機株式会社 | 半導体集積回路装置の入力回路 |
| US5572150A (en) * | 1995-04-10 | 1996-11-05 | International Business Machines Corporation | Low power pre-discharged ratio logic |
| JP4344698B2 (ja) * | 2002-12-25 | 2009-10-14 | 株式会社半導体エネルギー研究所 | 補正回路を備えたデジタル回路及びそれを有する電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5484469A (en) * | 1977-12-19 | 1979-07-05 | Hitachi Ltd | Cmos inverter circuit of low power consumption |
| JPS5724126A (en) * | 1980-06-02 | 1982-02-08 | Xerox Corp | C-mos input buffer compatible with ttl |
| JPS60233931A (ja) * | 1984-05-07 | 1985-11-20 | Toshiba Corp | インバ−タ回路 |
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
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| US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
-
1989
- 1989-09-12 US US07/406,721 patent/US4963771A/en not_active Expired - Lifetime
-
1990
- 1990-07-25 DE DE69025015T patent/DE69025015T2/de not_active Expired - Lifetime
- 1990-07-25 EP EP90308180A patent/EP0417895B1/en not_active Expired - Lifetime
- 1990-09-11 KR KR1019900014576A patent/KR910007279A/ko not_active Application Discontinuation
- 1990-09-12 JP JP2240168A patent/JP2542457B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100765875B1 (ko) * | 2004-02-20 | 2007-10-11 | 후지쯔 가부시끼가이샤 | 신호를 저전압 영역에서 고전압 영역으로 변환시키는 방법및 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0417895A2 (en) | 1991-03-20 |
| EP0417895A3 (en) | 1991-10-02 |
| US4963771A (en) | 1990-10-16 |
| JPH03132211A (ja) | 1991-06-05 |
| DE69025015T2 (de) | 1996-09-05 |
| EP0417895B1 (en) | 1996-01-24 |
| DE69025015D1 (de) | 1996-03-07 |
| KR910007279A (ko) | 1991-04-30 |
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