JP2540977B2 - Level conversion circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベル変換回路に関し、特に電源電圧いっぱ
いに振れるCMOS信号レベルを、小振幅で電流駆動能力の
要求されるECLレベルに変換するCMOS/ECLレベル変換回
路に関する。The present invention relates to a level conversion circuit, and more particularly to a CMOS / level conversion circuit for converting a CMOS signal level swinging at a full power supply voltage into an ECL level requiring a small current amplitude and a current driving capability. ECL level conversion circuit
従来、この種のレベル変換回路としては、CMOSインバ
ータの出力で直接バイポーラのエミッタ・フォロワ回路
を駆動するものがある。第３図にその回路図を示す。入
力端子VINへハイレベル・（VDD＝0V）が印加されたとき
には、MOSトランジスタM2がオン、M1がオフし、バイポ
ーラトランジスタQ1のベース電位はVSS（−5.2V）まで
下げられてバイポーラトランジスタQ1はオフする。この
とき出力端子VOUTの電荷は終端抵抗RT（50Ω）を介して
終端電源VT（−2V）へ引き抜かれ、低レベル電位はダイ
オードD5,D6の２段分のVfによって−1.8V程度に確定す
る。Conventionally, as a level conversion circuit of this type, there is one that directly drives a bipolar emitter-follower circuit by the output of a CMOS inverter. The circuit diagram is shown in FIG. When a high level (V DD = 0V) is applied to the input terminal V IN , the MOS transistor M2 is turned on, M1 is turned off, and the base potential of the bipolar transistor Q1 is lowered to V SS (−5.2V). The transistor Q1 turns off. At this time, the electric charge of the output terminal V OUT is extracted to the termination power supply V T (−2V) through the termination resistance R T (50Ω), and the low level potential is −1.8V due to the V f of two stages of the diodes D5 and D6. Determine to a degree.
又、入力端子VINがロウレベル（VSS＝−5.2V）のとき
には、M1がオン、M2がオフし、Q1のベース電位はVDD（0
V）まえ引き上げられ、Q1がオンする。このとき、VOUT
の出力端子はコレクタとベースが等電位となったQ1のエ
ミッタ電位、すなわちVDD（0V）−Vf≒−0.8V程度に確
定する。When the input terminal V IN is at low level (V SS = −5.2V), M1 is on, M2 is off, and the base potential of Q1 is V DD (0
V) Before being pulled up, Q1 turns on. At this time, V OUT
The output terminal determining the emitter potential of Q1 to the collector and base becomes equipotential, that is, V DD (0V) -V f ≒ -0.8V about.
以上の動作により、CMOSからECLレベルへの変換が簡
単に実現されている。特に、定常電流の必要となる差動
段を有するインタフェース部をもたないのがこの回路の
特徴であり、低パワーかつ高集積度でのLSI化が可能と
なっている。By the above operation, the conversion from CMOS to ECL level is easily realized. In particular, it is a feature of this circuit that it does not have an interface section having a differential stage that requires a steady current, and it is possible to realize an LSI with low power and high integration.
しかし、上述した従来のレベル変換回路には以下に示
す２点の欠点がある。However, the conventional level conversion circuit described above has the following two drawbacks.
第１は、出力バイポーラ・トランジスタがオフ時のベ
ースエミッタ間の逆耐圧の問題である。一般にエミッタ
濃度の方がベース濃度よりも大きいため、VBE逆バイア
ス時には、ベースエミッタ接合の空乏層はベース方向に
大きく広がり、それがコレクタ領域に達した時にブレー
ク・ダウンしてパンチスルー電流が流れる。ブレークダ
ウンする逆バイアス電圧、すなわちVBE逆耐圧は６〜8V
程度が一般的であるが、バイポーラトランジスタの高速
化とともにベース巾は狭くなる傾向にあり、従ってVBE
逆耐圧も下がる傾向にある。第３図の回路での出力やオ
フ時のベース電位−5.2V、出力端子電位−1.8Vであり3.
4Vの逆バイアスがかかる。又、第３図の回路は出力エミ
ッタ・ノードをマルチ接続してワイヤード論理をとるこ
とが可能であるが、この場合には−0.8V−（−5.2V）＝
4.4Vの逆バイアスがかかる場合がある。3.4〜4.4Vの逆
バイアス電圧に電源電圧ノイズマージンを加えると6V程
度の逆耐圧は十分とは言えず、又、回路の高速化に伴う
ベース巾の縮れによりさらにその危険が増大する。The first is the problem of reverse breakdown voltage between the base and emitter when the output bipolar transistor is off. Generally, the emitter concentration is higher than the base concentration, so when V BE is reverse biased, the depletion layer of the base-emitter junction spreads greatly toward the base, and when it reaches the collector region, it breaks down and punch-through current flows. . Reverse bias voltage to break down, that is, V BE reverse breakdown voltage is 6-8V
Generally, the base width tends to become narrower as the speed of bipolar transistors increases, so V BE
Reverse breakdown voltage also tends to decrease. The output of the circuit in Fig. 3 has a base potential of -5.2V and an output terminal potential of -1.8V when turned off.
Reverse bias of 4V is applied. In the circuit of FIG. 3, the output emitter nodes can be multi-connected to take wired logic. In this case, -0.8V-(-5.2V) =
Reverse bias of 4.4V may be applied. If the power supply voltage noise margin is added to the reverse bias voltage of 3.4 to 4.4V, the reverse withstand voltage of about 6V cannot be said to be sufficient, and the risk of the base width shrinking with the speeding up of the circuit further increases the risk.
第２の問題はベース電位がVSS（−5.2V）まで下がる
と、次にオンさせる時、つまりベース電位をエミッタ電
位（−1.8V）＋Vf（0.8V）まで引き上げるのに時間がか
かり、遅延が増大するということである。特にベース電
位を引き上げるのはＰチャネルMOSトランジスタM1であ
り、一般に同一サイズではＮチャネルトランジスタに比
べて２〜３倍電流駆動能力が劣るため、出力波形のduty
をそろえるにはM1のサイズをかなり大きくすることが必
要となる。The second problem is that when the base potential drops to V SS (−5.2V), it takes time to turn it on next time, that is, to raise the base potential to the emitter potential (−1.8V) + V f (0.8V). It means that the delay increases. In particular, it is the P-channel MOS transistor M1 that raises the base potential. In general, the same size has a current driving capability that is 2 to 3 times lower than that of the N-channel transistor.
It is necessary to increase the size of M1 considerably in order to arrange.
つまり、従来の回路には逆耐圧，スピードの点におい
て問題があり、これらはいずれもベース電位が低電位電
源いっぱいまで下がってしまうことに原因がある。That is, the conventional circuit has problems with respect to reverse withstand voltage and speed, and all of these are caused by the base potential dropping to the full potential of the low potential power supply.
本発明によるレベル変換回路は、出力バイポーラトラ
ンジスタのベース電位が大きく低電位になるのを防ぐ手
段とを有し、かつ同手段にバイアス電流を供給する手段
であって、バイアス電流を誤って出力トランジスタに供
給させないようにする手段を有する。The level conversion circuit according to the present invention has means for preventing the base potential of the output bipolar transistor from becoming large and low, and is a means for supplying a bias current to the means, wherein the bias current is erroneously supplied to the output transistor. It has a means to prevent it from being supplied to.
以下、本発明を図面により詳述する。 The present invention will be described in detail below with reference to the drawings.
第１図は、本願第１発明の第１の実施例の回路図であ
る。本図を参照しつつ、本発明について説明する。FIG. 1 is a circuit diagram of the first embodiment of the first invention of the present application. The present invention will be described with reference to this figure.
ＰチャネルMOSトランジスタM1とＮチャネルMOSトラン
ジスタM2のソースを各々電源VDD,VSSに接続し、ドレイ
ン間にダイオードD1〜D4を直列に接続し、MOSトランジ
スタM1のドレインをバイポーラNPNトランジスタQ1のベ
ースに接続する。入力VINはMOSトランジスタM1とM2のゲ
ートである。電源VDDとMOSトランジスタM1のドレイン間
に、ゲートとドレインを短絡したＮチャネルMOSトラン
ジスタM3,M4を直列に接続する。バイポーラトランジス
タQ1のコレクタは電源VDDに接続し、エミッタは出力端
子VOUTとして終端抵抗RTを通して電源VTに終端する。
又、出力端子VOUTと電源VDD間にはダイオード5,D6を直
列に接続する。なお、VDD＝0V,VSS＝−5.2V,RT＝50Ωと
する。The sources of the P-channel MOS transistor M1 and the N-channel MOS transistor M2 are connected to the power supplies V DD and V SS , respectively, and the diodes D1 to D4 are connected in series between the drains, and the drain of the MOS transistor M1 is connected to the base of the bipolar NPN transistor Q1. Connect to. Input V IN is the gate of MOS transistors M1 and M2. N-channel MOS transistors M3 and M4 whose gate and drain are short-circuited are connected in series between the power supply V DD and the drain of the MOS transistor M1. The collector of the bipolar transistor Q1 is connected to the power supply V DD , and the emitter is terminated as the output terminal V OUT through the terminating resistor R T to the power supply V T.
Further, diodes 5 and D6 are connected in series between the output terminal V OUT and the power supply V DD . Note that V DD = 0V, V SS = −5.2V, and R T = 50Ω.
以上の回路構成において、入力端子VINがロウレベル
の時の回路動作は従来例（第３図）と同様である。すな
わち、トランジスタM1がオンし、M2がオフし、トランジ
スタQ1のベース電位はVDDに引き上げられ出力端子VOUT
には約−0.8Vが出力される。このとき、MOSトランジス
タM3,M4のソース，ゲート，ドレインは全てVDD電位とな
っているため、M3,M4には電流が流れていない。In the above circuit configuration, the circuit operation when the input terminal V IN is at the low level is the same as the conventional example (FIG. 3). That is, the transistor M1 turns on and M2 turns off, the base potential of the transistor Q1 is raised to V DD , and the output terminal V OUT
Is output about -0.8V. At this time, since the sources, gates, and drains of the MOS transistors M3 and M4 are all at the V DD potential, no current flows in M3 and M4.
入力端子VINにハイレベルが印加されると、M1はオフ
し、M2がオンし、バイポーラトランジスタQ1のベース電
荷がダイオードD1〜D4及びMOSトランジスタM2を通じて
引き抜かれる。このとき、ベース電位はダイオードD1〜
D4によりVSS（−5.2V）＋４×Vf（0.8V）＝−2Vまでし
か下がらない。従って、Q1のVBEが大きく逆バイアスさ
れるには至らない。しかし、ダイオードのVfが0.8V程度
得られるのは電流が流れている時であり、ベース電荷を
引き抜き終わって電流がなくなってしまうとやはりベー
ス電位が大きく逆バイアスされてしまう。MOSトランジ
スタM3とM4はそれを回避するためのものである。つまり
ベース電位がM3とM4のしきい値電圧の和以上にVDDから
低下するとM3とM4がオンして電流をD1〜D4に供給してそ
れ以上の低下を抑える。M3とM4のしきい値電圧の和はバ
ックゲート効果により2V強は得られるのでベース電位と
しては−2V以下に落ち着くことになる。すなわち、本回
路においてVINがハイレベルの時、トランジスタQ1のベ
ース電位は−2V弱に確定し、このとき出力VOUTはダイオ
ードD5,D6により−1.8V程度に確定するため、トランジ
スタQ1のVBEはほぼ0.2V逆バイアスがかかるだけであ
る。When a high level is applied to the input terminal V IN , M1 turns off, M2 turns on, and the base charge of the bipolar transistor Q1 is extracted through the diodes D1 to D4 and the MOS transistor M2. At this time, the base potential is diode D1 ~
Due to D4, V SS (−5.2V) + 4 × V f (0.8V) = − 2V only. Therefore, the V BE of Q1 cannot be largely reverse biased. However, the V f of the diode is about 0.8 V when the current is flowing, and if the current disappears after the base charge is drawn out, the base potential is largely reverse biased. The MOS transistors M3 and M4 are for avoiding it. That is, when the base potential drops from V DD more than the sum of the threshold voltages of M3 and M4, M3 and M4 are turned on to supply current to D1 to D4 and suppress further reduction. Since the sum of the threshold voltages of M3 and M4 can be more than 2V due to the back gate effect, the base potential will settle below −2V. That is, in this circuit, when V IN is at a high level, the base potential of the transistor Q1 is determined to be a little less than -2 V, and at this time the output V OUT is determined to be about -1.8 V by the diodes D5 and D6. BE is only about 0.2V reverse biased.
第２図は本願第１発明の第２の実施例の回路図であ
る。第１の実施例との相違はMOSトランジスタM3,M4をＰ
チャネルMOSトランジスタとしたところにある。この場
合には、バックゲート電位がソース電位と等しい（M3）
及びほぼ等しい（M4）ため、しきい値電圧は若干低目の
値となり、それによりバイアス電流が流れはじめるベー
ス電位が若干高めとなる。FIG. 2 is a circuit diagram of a second embodiment of the first invention of the present application. The difference from the first embodiment is that the MOS transistors M3 and M4 are set to P
It is a channel MOS transistor. In this case, the back gate potential is equal to the source potential (M3)
Since they are substantially equal (M4), the threshold voltage becomes a slightly lower value, and the base potential at which the bias current begins to flow becomes slightly higher.
又、以上２つの実施例において電源電圧VSS及びダイ
オードD1〜D4及びMOSトランジスタM3,M4の段数を変えた
構成によって同様の効果をもった回路が種々得られるの
は言うまでもない。Needless to say, various circuits having the same effect can be obtained by changing the power supply voltage V SS, the diodes D1 to D4, and the number of stages of the MOS transistors M3 and M4 in the above two embodiments.
第４図は第１の参考例である。ＰチャネルMOSトラン
ジスタM11のソースを電源VDDに接続し、ＰチャネルMOS
トランジスタM21のソースは、ダイオードD11〜D41を介
して電源VSSに接続する。入力VINはM11,M21のゲートに
接続し、M11,M21のドレインはバイポーラトランジスタQ
1のベースに接続する。バイポーラトランジスタQ1のコ
レクタはVDDに、エミッタは出力端子VOUTに接続し、コ
レクタエミッタ間にはダイオードD5,D6を接続する。出
力端子は終端抵抗RTを介して電源VTに終端される。MOS
トランジスタM21のソースと電源VDD間にはＰチャネルMO
SトランジスタM31を接続して、そのゲートはQ1のベース
に接続する。FIG. 4 shows the first reference example. The source of the P-channel MOS transistor M11 is connected to the power supply V DD
The source of the transistor M21 is connected to the power supply V SS via the diodes D11 to D41. Input V IN is connected to the gates of M11 and M21, and the drains of M11 and M21 are bipolar transistors Q.
Connect to the base of 1. The collector of the bipolar transistor Q1 is connected to V DD , the emitter is connected to the output terminal V OUT , and the diodes D5 and D6 are connected between the collector and emitter. The output terminal is terminated to the power supply V T via the termination resistor R T. MOS
P channel MO between the source of transistor M21 and power supply V DD
The S transistor M31 is connected and its gate is connected to the base of Q1.
なお、VDD＝0V,VSS＝−5.2V,VT＝−2V,RT＝50Ωとす
る。It should be noted that V DD = 0V, V SS = −5.2V, V T = −2V, and R T = 50Ω.
以上の回路構成において入力端子VINがロウレベルの
ときの回路動作は従来例（第 図）と同様である。すな
わち、トランジスタM11がオンし、M21がオフし、トラン
ジスタQ1のベース電位はVDDに引き上げられ出力端子V
OUTには約−0.8Vが出力される。この時、MOSトランジス
タM31のゲートはソース電位と同電位となり、バイアス
電流は流れない。In the above circuit configuration, the circuit operation when the input terminal V IN is at the low level is the same as that of the conventional example (Fig.). That is, the transistor M11 turns on and M21 turns off, the base potential of the transistor Q1 is pulled up to V DD , and the output terminal V
About -0.8V is output to OUT . At this time, the gate of the MOS transistor M31 has the same potential as the source potential, and the bias current does not flow.
入力端子VINにハイレベルが印加されると、M1はオフ
しM21がオンしバイポーラトランジスタQ1のベース電荷
がダイオードD11〜D41、及びMOSトランジスタM21を通じ
て引き抜かれる。このとき、ベース電位はダイオードD1
1〜D41によりVSS（−5.2V）＋４×Vf（0.8V）＝−2Vま
でしか下がらない。従ってQ1のVBEが大きく逆バイアス
されるには至らない。しかし、ダイオードのVfが0.8程
度得られるのは電流が流れている時であり、ベース電荷
を抜き終わって電流がなくなってしまうと、やはりベー
ス電位が大きく逆バイアスされてしまう。MOSトランジ
スタM31はそれは回避するものであり、ベース電位すな
わちM3のゲート電位がM31のしきい値電圧〜0.8V V
DD（0V）よりも低下するとM31はオンしてダイオードD11
〜D41に電流を供給し続けたVfを確保する。すなわち、
本回路でVINがハイレベルの時は、トランジスタQ1のベ
ース電位は−2V出力端子VOUTはダイオードD5,D6により
−1.8V程度に確定するため、トランジスタQ1のVBEはほ
ぼ0.2V逆バイアスされるだけである。When a high level is applied to the input terminal V IN , M1 turns off, M21 turns on, and the base charge of the bipolar transistor Q1 is extracted through the diodes D11 to D41 and the MOS transistor M21. At this time, the base potential is the diode D1.
With 1 to D41, V SS (-5.2V) + 4 x V f (0.8V) = -2V only. Therefore, V BE of Q1 cannot be largely reverse biased. However, the V f of the diode is about 0.8 when the current is flowing, and when the current disappears after the base charge is removed, the base potential is also largely reverse biased. The MOS transistor M31 is to avoid it, because the base potential, that is, the gate potential of M3 is equal to the threshold voltage of M31 ~ 0.8VV.
When it falls below DD (0V), M31 turns on and diode D11
Secure V f that continues to supply current to ~ D41. That is,
When V IN is high level in this circuit, the base potential of the transistor Q1 is set to about -1.8 V by the diodes D5 and D6 at the -2 V output terminal V OUT, so the V BE of the transistor Q1 is almost 0.2 V reverse bias. It is only done.
第５図は第２の参考例の回路図である。本回路におい
ては、ＮチャネルのMOSトランジスタM32を用いておりそ
れに伴いゲートを入力端子VINに接続している。従っ
て、VINがハイレベル従ってバイポーラトランジスタQ1
のベース電位が低下するときにM32はオンし、ダイオー
ドD1〜D4に電流を供給する。FIG. 5 is a circuit diagram of the second reference example. In this circuit, an N-channel MOS transistor M32 is used, and accordingly the gate is connected to the input terminal V IN . Therefore, V IN is at a high level and therefore bipolar transistor Q1
When the base potential of the device decreases, M32 turns on and supplies current to the diodes D1 to D4.
第６図は第３の参考例である。ＰチャネルMOSトラン
ジスタM12のソースを電源VDDに接続し、ＰチャネルMOS
トランジスタM22のソースは、ダイオードD12〜D42を介
して電源VSSに接続する。入力VINはM12,M22のゲートに
接続し、M12,M22のドレインはバイポーラトランジスタQ
1のベースに接続する。バイポーラトランジスタQ1のコ
レクタはVDDに、エミッタは出力端子VOUTに接続し、コ
レクタ・エミッタ間にはダイオードD5,D6を接続する。
出力端子は終端抵抗RTを介して電源VTに終端される。MO
SトランジスタM22のソースと電源VDD間には抵抗Ｒを接
続する。FIG. 6 is a third reference example. The source of the P-channel MOS transistor M12 is connected to the power supply V DD
The source of the transistor M22 is connected to the power supply V SS via the diodes D12 to D42. Input V IN is connected to the gates of M12 and M22, and the drains of M12 and M22 are bipolar transistor Q.
Connect to the base of 1. The collector of the bipolar transistor Q1 is connected to V DD , the emitter is connected to the output terminal V OUT , and the diodes D5 and D6 are connected between the collector and the emitter.
The output terminal is terminated to the power supply V T via the termination resistor R T. MO
A resistor R is connected between the source of the S transistor M22 and the power supply V DD .
なお、VDD＝0,VSS＝−5.2V,VT＝−2V,RT＝50Ωとす
る。Note that V DD = 0, V SS = −5.2V, V T = −2V, and R T = 50Ω.
以上の回路構成において入力端子VINがロウレベルの
ときの回路動作は従来例（第３図）と同様である。すな
わち、トランジスタM12がオンし、M22がオフし、トラン
ジスタQ1のベース電位はVDDに引き上げられ出力端子V
OUTには約−0.8Vが出力される。In the above circuit configuration, the circuit operation when the input terminal V IN is at the low level is the same as that of the conventional example (FIG. 3). That is, the transistor M12 turns on and M22 turns off, the base potential of the transistor Q1 is pulled up to V DD , and the output terminal V
About -0.8V is output to OUT .
入力端子VINにハイレベルが印加されると、M12はオフ
し、M22がオンしバイポーラトランジスタQ1のベース電
荷がダイオードD12〜D42、及びMOSトランジスタM22を通
じて引き抜かれる。このとき、ベース電位はダイオード
D12〜D42により、VSS（−5.2V）＋４×Vf（0.8）＝−2V
までしか下がらない。従ってQ1のVBEが大きく逆バイア
スされるには至らない。しかし、ダイオードのVfが0.8
程度得られるのは電流が流れている時であり、ベース電
荷を抜き終わって電流がなくなってしまうと、やはりベ
ース電位が大きく逆バイアスされてしまう。When a high level is applied to the input terminal V IN , M12 turns off, M22 turns on, and the base charge of the bipolar transistor Q1 is extracted through the diodes D12 to D42 and the MOS transistor M22. At this time, the base potential is the diode
Depending on D12 to D42, V SS (−5.2V) + 4 × V f (0.8) = − 2V
Can only go down. Therefore, V BE of Q1 cannot be largely reverse biased. However, the diode V f is 0.8
The degree is obtained when a current is flowing, and when the base charge is removed and the current disappears, the base potential is also largely reverse biased.
抵抗Ｒはそれを回避するものであり、この抵抗を介し
てダイオードD12〜D42のVfが保障される。The resistor R avoids this, and the V f of the diodes D12 to D42 is guaranteed via this resistor.
すなわち、本回路でVINがハイレベルの時は、トラン
ジスタQ1のベース電位は−2V、出力端子VOUTはダイオー
ドD5,D6により−1.8V程度に確定するため、トランジス
タQ1のVBEはほぼ0.2V逆バイアスされるだけである。That is, when V IN in the circuit is at a high level, the base potential of the transistor Q1 is -2 V, the output terminal V OUT is determined to -1.8V about by the diode D5, D6, V BE of the transistor Q1 is approximately 0.2 V is only reverse biased.
第７図は第４図の参考例であり、第６図の参考例の回
路において VSS＝−4.5V,ダイオードD4削除 とした構成があげられる。つまり、使用条件特に電源電
圧VSSが異なる場合にはダイオードの段数を最適化する
ことにより、VBE逆バイアスを回避することが可能であ
る。この場合、VSS（−4.5V）＋３×Vf（0.8V）＝−2.1
Vがベース電位の下限となるため、VBEは−1.8V−（−2.
1V）＝0.3V程度の逆バイアスとなる。FIG. 7 is a reference example of FIG. 4, and the configuration of the circuit of the reference example of FIG. 6 has V SS = −4.5 V and diode D4 removed. That is, it is possible to avoid the V BE reverse bias by optimizing the number of diode stages when the operating conditions, especially the power supply voltage V SS are different. In this case, V SS (−4.5V) + 3 × V f (0.8V) = − 2.1
Since V is the lower limit of the base potential, V BE is −1.8V− (−2.
Reverse bias of about 1V) = 0.3V.
以上説明したように本発明は、出力エミッタ・フォロ
ワのベース電位がVSSまで振り切れないようにダイオー
ドを用いたレベル・シフトを行ないかつそのダイオード
のVfを保つためのバイアス回路が必要な時だけ電流を流
すような回路となっているため、低電力でVBEを大きく
逆バイアスすることのないシンプルなCMOS/ECLレベル変
換回路を提供することができる。As described above, the present invention performs level shifting using a diode so that the base potential of the output emitter follower does not swing up to V SS, and only when a bias circuit for maintaining V f of the diode is necessary. Since it is a circuit that allows current to flow, it is possible to provide a simple CMOS / ECL level conversion circuit that has low power and does not largely reverse bias V BE .
【図面の簡単な説明】 第１図および第２図はそれぞれ本願第１発明の実施例を
示す回路図、第３図は従来回路図、第４図、第５図、第
６図および第７図はそれぞれ参考例を示す回路図であ
る。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 and 2 are circuit diagrams showing an embodiment of the first invention of the present application, FIG. 3 is a conventional circuit diagram, FIG. 4, FIG. 5, FIG. 6, and FIG. Each drawing is a circuit diagram showing a reference example.
Claims (1)
ンジスタと、一端を第２電源に接続した第２のMOSトラ
ンジスタと、これら第１および第２のMOSトランジスタ
のゲートに接続された入力端子と、前記第１および第２
のMOSトランジスタの他端間に接続された少なくとも一
つの第１ダイオードと、前記第１のMOSトランジスタの
他端子と前記第１電源間に接続された少なくとも一つの
第２ダイオードとを有し、前記第１のMOSトランジスタ
の他端をバイポーラトランジスタのベースに接続し、前
記バイポーラトランジスタのコレクタを前記第１電源に
接続し、エミッタを出力端子としたことを特徴とするレ
ベル変換回路。1. A first MOS transistor having one end connected to a first power supply, a second MOS transistor having one end connected to a second power supply, and a gate connected to these first and second MOS transistors. An input terminal, and the first and second
At least one first diode connected between the other ends of the MOS transistors, and at least one second diode connected between the other terminal of the first MOS transistor and the first power supply, A level conversion circuit characterized in that the other end of the first MOS transistor is connected to the base of a bipolar transistor, the collector of the bipolar transistor is connected to the first power supply, and the emitter is an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079258A JP2540977B2 (en) | 1990-03-28 | 1990-03-28 | Level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079258A JP2540977B2 (en) | 1990-03-28 | 1990-03-28 | Level conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278615A JPH03278615A (en) | 1991-12-10 |
| JP2540977B2 true JP2540977B2 (en) | 1996-10-09 |
Family
ID=13684833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079258A Expired - Lifetime JP2540977B2 (en) | 1990-03-28 | 1990-03-28 | Level conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540977B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175249B1 (en) * | 1999-01-29 | 2001-01-16 | Fairchild Semiconductor Corp. | High speed low skew CMOS to ECL converter |
| CN103297032A (en) * | 2013-05-31 | 2013-09-11 | 成都锐奕信息技术有限公司 | Anti-backflow circuit of multiplex interface |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974732A (en) * | 1982-10-22 | 1984-04-27 | Hitachi Ltd | Cmos integrated circuit device |
| JPS62194731A (en) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | Ecl output circuit |
| US4912347A (en) * | 1987-08-25 | 1990-03-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | CMOS to ECL output buffer |
-
1990
- 1990-03-28 JP JP2079258A patent/JP2540977B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03278615A (en) | 1991-12-10 |
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