JPS6232722A - Push-pull output circuit - Google Patents
Push-pull output circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はプッシュプル出力回路に係り、特にＬＳＩ化が
可能で、かつ高速動作、大電流、低消費電力のプッシュ
プル出力回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a push-pull output circuit, and more particularly to a push-pull output circuit that can be integrated into an LSI, operates at high speed, has a large current, and has low power consumption.
従来、高速のプッシュプル出力回路は、昭和５７年度電
子通信学会総合全国大会予稿集、５１３（ｐｐ、５−２
７９参照）で発表されているように、２個のＭＯＳＦＥ
Ｔと抵抗、ダイオードから構成されたものが知名れてい
る。Conventionally, high-speed push-pull output circuits have been developed in Proceedings of the 1985 National Conference of the Institute of Electronics and Communication Engineers, 513 (pp, 5-2).
79), two MOSFE
A well-known example is one composed of a T, a resistor, and a diode.
第６図は上記文献に示されたプッシュプル出力回路の構
成図である。同図において、Ｑｕ、Ｑｄは、それぞれプ
ッシュプル回路のプルアップ回路とプルダウン回路を構
成するＮチャネルＭＯＳＦＥＴ、ＤＯはダイオード、Ｒ
Ｂは抵抗、ｖａは電源電圧である。なお、トランジスタ
Ｑｕ、ＱｄはＮＰＮバイポーラトランジスタでも代替可
能である。FIG. 6 is a configuration diagram of the push-pull output circuit shown in the above-mentioned document. In the same figure, Qu and Qd are N-channel MOSFETs that constitute the pull-up circuit and pull-down circuit of the push-pull circuit, respectively, DO is a diode, and R
B is a resistance, and va is a power supply voltage. Note that the transistors Qu and Qd can be replaced with NPN bipolar transistors.
上記のプッシュプル回路のうち、ＭＯＳＦＥＴＱｕ、Ｑ
ｄの代りにバイポーラトランジスタのみを用いたものは
、従来より用いられていたＮＰＮ形とＰＮＰ形からなる
コンプリメンタリのプッシュプル回路に比較すると、少
数の部品数で実現できるが、入力波形に対する出力波形
の立ち上り時間長くなる。これに対して、ＮチャネルＭ
ＯＳＦＥＴ（Ｑｕ、Ｑｄ）のみを用いたものは、少数の
部品数で実現できるとともに、入力波形に対する出力波
形の立ち上り時間が短いが、消費電力が大きくなる。そ
こで、上記文献では、一方をバイポーラトランジスタＱ
ｄとし、他方をＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｕとするこ
とを提案している。しかし、■Ｃ化、ＬＳＩ化のために
は、両方ともＭＯＳＦＥＴで構成することが望ましい。Among the above push-pull circuits, MOSFET Qu, Q
A circuit using only a bipolar transistor instead of d can be realized with a smaller number of components compared to the conventionally used complementary push-pull circuit consisting of an NPN type and a PNP type. Rise time becomes longer. On the other hand, N channel M
A device using only OSFETs (Qu, Qd) can be realized with a small number of components and has a short rise time of the output waveform with respect to the input waveform, but consumes a large amount of power. Therefore, in the above literature, one side is a bipolar transistor Q.
d and the other one as MOS FET Q u. However, for C and LSI implementation, it is desirable to configure both of them with MOSFETs.
すなわち、第６図のプッシュプル回路はＬＳＩ化が可能
であり、かつトランジスタＱｕ、ＱｄともＮチャネル素
子で構成できるという利点を有しているが、トランジス
タＱｄがオン時には、電源Ｖａから抵抗ＲＢを通して電
流が流れるため、消費電力の点で問題がある。また、低
消費電力化のために抵抗ＲＢを大きくすると速度が低下
するという問題がある。In other words, the push-pull circuit shown in FIG. 6 has the advantage that it can be implemented in an LSI, and both transistors Qu and Qd can be configured with N-channel elements. Since current flows, there is a problem in terms of power consumption. Furthermore, there is a problem in that when the resistance RB is increased in order to reduce power consumption, the speed decreases.
本発明の目的は、上記問題点を改善し、ディスプレイ用
の高耐圧のＬＳＩ化が可能であり、かつ高速動作が可能
で、低消費電力のプッシュプル出力回路を提供すること
である。SUMMARY OF THE INVENTION An object of the present invention is to improve the above-mentioned problems and provide a push-pull output circuit that can be implemented as a high-voltage LSI for display use, can operate at high speed, and has low power consumption.
上記目的を達成するために１本発明のプッシュプル出力
回路は、第１の電源に接続さ九、出力回路素子とプルア
ップ回路を構成する第１のＭＯＳＦＥＴと、プルダウン
回路を構成する第２のＭＯＳＦＥＴとを有するプッシュ
プル出力回路において、プルダウン回路は第２の電源に
接続された相補型ＭＯＳＦＥＴにより駆動される第２の
ＭＯＳＦＥＴにより構成され、プルアップ回路はゲート
が第２電源に接続され、ソースがプルダウン回路を構成
する第２のＭＯＳＦＥＴのゲートに接続された第３のＭ
ＯＳＦＥＴにより駆動されることに特徴がある。In order to achieve the above object, the push-pull output circuit of the present invention includes a first MOSFET connected to a first power source, an output circuit element, a first MOSFET forming a pull-up circuit, and a second MOSFET forming a pull-down circuit. In a push-pull output circuit having a MOSFET, the pull-down circuit is constituted by a second MOSFET driven by a complementary MOSFET connected to a second power supply, and the pull-up circuit is constituted by a gate connected to the second power supply, and a source A third MOSFET is connected to the gate of the second MOSFET forming a pull-down circuit.
It is characterized by being driven by an OSFET.
以下１本発明の実施例を、図面により詳細に説明する。 EMBODIMENT OF THE INVENTION Below, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図は、本発明の一実施例を示すプッシュプル出力回
路の構成図である。FIG. 1 is a block diagram of a push-pull output circuit showing one embodiment of the present invention.
第１図において、Ｖｃｃ４ 、 Ｖｃｃ２は各々高電圧
および低電圧の電源である。ＮチャネルＭＯ３ＦＥ Ｔ
Ｑ １ ＃ Ｑ ２ ｔダイオードＤ１は従来知られ
ているトーテムポール型プッシュプル回路であり、トラ
ンジスタＱ１がプルアップ回路、トランジスタＱ２がプ
ルダウン回路を構成している。また抵抗Ｒ１，Ｐチャネ
ルＭＯＳＦＥＴＱ３．Ｎチャネ７Ｌ／ＭＯＳＦＥＴＱ４
１ｔＭＯ３ＦＥＴＱｔを駆動するための回路、Ｐチャネ
ルおよびＮチャネルのＭＯＳＦＥＴＱｓ 、Ｑｅは入力
インバータを構成するＣ −Ｍ ＯＳ （Ｃｏｍｐｌｅ
＋ｗｅｎｔａｒｙ Ｍ ＯＳ ）であって、プッシュ
プル回路のプルダウン回路Ｑ２を駆動している。なお、
入力インバータとして、ＣＭＯＳを使用しているのは、
低電力、低電圧駆動が可能であり、高速動作、高集積化
において、他の素子より優れているためである。その他
のＭＯＳＦＥＴを用いて入力インバータを構成すること
も勿論可能であるが、上側のトランジスタをデプレショ
ン型に、下側のトランジスタをエンハンスメント型にし
なければならず、消費電力が大きくなるため、この場合
には、ＣＭＯＳで構成するのが望ましい。In FIG. 1, Vcc4 and Vcc2 are high voltage and low voltage power supplies, respectively. N channel MO3FE T
The Q 1 #Q 2 t diode D1 is a conventionally known totem pole type push-pull circuit, in which the transistor Q1 constitutes a pull-up circuit and the transistor Q2 constitutes a pull-down circuit. Also, resistor R1, P-channel MOSFET Q3. N-channel 7L/MOSFETQ4
The circuit for driving the 1tMO3FETQt, P-channel and N-channel MOSFETQs, and Qe are C-MOS (Complete) that constitute the input inverter.
+Wentary M OS ), which drives the pull-down circuit Q2 of the push-pull circuit. In addition,
CMOS is used as the input inverter.
This is because it can be driven with low power and voltage, and is superior to other devices in terms of high-speed operation and high integration. It is of course possible to configure the input inverter using other MOSFETs, but the upper transistor must be a depletion type and the lower transistor must be an enhancement type, which increases power consumption. It is desirable to configure the device with CMOS.
今、入力端子が高レベルの時、Ａ点の電位ＶＡは低レベ
ルとなりトランジスタＱ２はオフする。Now, when the input terminal is at high level, the potential VA at point A is at low level and transistor Q2 is turned off.
トランジスタＱ４のゲートには（ＶＣＣ２ＶＡ）の電圧
が印加されるため、トランジスタＱ４はオンし、Ｂ点の
電位ｖＢは低レベルとなる。従って、トランジスタＱ３
はオンしトランジスタＱ１を駆動する。従ってトランジ
スタＱ３の電流容量を大とすれば、トランジスタＱｌを
高速に駆動できる。Since the voltage (VCC2VA) is applied to the gate of the transistor Q4, the transistor Q4 is turned on and the potential vB at point B becomes a low level. Therefore, transistor Q3
turns on and drives transistor Q1. Therefore, if the current capacity of transistor Q3 is increased, transistor Ql can be driven at high speed.
一方、入力端子が低レベルのときは、ＶＡは高レベルと
なる。トランジスタＱ４のしきい電圧を（Ｖｃｃ２−
Ｖ Ａ ）より大きく設定すれば、トランジスタＱ４は
オフとなり、従ってトランジスタＱ３＋Ｑ１もオフとな
る。すなわち、出力端子が低レベルの時には、高電源Ｖ
ＣＣＩから供給する電流は殆んど無視できる程度に少く
することが可能である。On the other hand, when the input terminal is at a low level, VA is at a high level. The threshold voltage of transistor Q4 is (Vcc2-
If it is set larger than V A ), transistor Q4 will be turned off, and therefore transistors Q3+Q1 will also be turned off. That is, when the output terminal is at a low level, the high power supply V
The current supplied from the CCI can be reduced to an almost negligible level.
これはスイッチ素子として、低レベルの電源電圧に接続
され、プルダウン回路を構成するトランジスタＱ２のゲ
ートにそのソースを接続し、プルアップ回路を構成する
トランジスタＱ１をＰチャネルのＭＯＳＦＥＴＱａを介
して駆動するトランジスタＱ４を導入したことによる。As a switching element, this transistor is connected to a low-level power supply voltage, has its source connected to the gate of transistor Q2 forming a pull-down circuit, and drives transistor Q1 forming a pull-up circuit via a P-channel MOSFET Qa. This is due to the introduction of Q4.
このように、本実施例においては、プッシュプル回路の
ＬＳＩ化と高速化と低消費電力化を簡単に実現できる。In this way, in this embodiment, it is possible to easily realize LSI implementation of the push-pull circuit, higher speed, and lower power consumption.
第２図は本発明の第２の実施例を示すプッシュプル出力
回路の構成図である。FIG. 2 is a configuration diagram of a push-pull output circuit showing a second embodiment of the present invention.
同図においては、第１図におけるＰチャネル間Ｏ５ＦＥ
Ｔ Ｑ３ の代りにＰＮＰバイポーラトランジスタ
Ｑ３′を用いたもので、動作原理は、第１の実施例と全
く同様である０本回路の利点は。In the same figure, O5FE between P channels in FIG.
PNP bipolar transistor instead of T Q3
The advantage of the 0-line circuit is that it uses Q3' and the operating principle is exactly the same as the first embodiment.
Ｂ点の電位ＶＢが、ＰＮＰトランジスタのエミッタ・ベ
ース間電位（約０．７Ｖ）に保たれることであり、従っ
て抵抗Ｒ１の値を小さくすることが可能である。集積化
に際しては、高抵抗は製作し芝いため、抵抗Ｒ１の値を
小さくできる本回路は集積化に適していると云える。The potential VB at point B is maintained at the emitter-base potential (approximately 0.7 V) of the PNP transistor, and therefore the value of the resistor R1 can be made small. When integrating, it is difficult to manufacture a high resistance, so this circuit can be said to be suitable for integration because the value of the resistor R1 can be made small.
第３図は１本発明の第３の実施例を示すプッシュプル出
力回路の構成図である。FIG. 3 is a block diagram of a push-pull output circuit showing a third embodiment of the present invention.
第３図においては、第１図の回路のプルアップ回路を構
成しているトランジスタＱ１とダイオードＤ、を取除き
、トランジスタＱ１を駆動しているＰチャネルＭＯＳＦ
ＥＴＱ３をプルアップ回路として利用している。第３図
と第１図を比較すれば明らかなように、素子数が減少す
るので、容積をとらずに済み、ＬＳＩ化に適している。In FIG. 3, the transistor Q1 and diode D that constitute the pull-up circuit of the circuit in FIG. 1 are removed, and the P-channel MOSF that drives the transistor Q1 is
ETQ3 is used as a pull-up circuit. As is clear from a comparison between FIG. 3 and FIG. 1, since the number of elements is reduced, it does not take up much space, making it suitable for LSI integration.
第４図は１本発明の第４の実施例を示すプッシュプル出
力回路の構成図である。第４図の回路における動作原理
は、第１図に示した第１の実施例と同様である。FIG. 4 is a configuration diagram of a push-pull output circuit showing a fourth embodiment of the present invention. The operating principle of the circuit of FIG. 4 is the same as that of the first embodiment shown in FIG.
第１図においては、Ｂ点の電位ｖＢは抵抗Ｒ。In FIG. 1, the potential vB at point B is resistor R.
とトランジスタＱ４とで決められている。すなわち、ト
ランジスタＱ４が飽和状態では、ｖＢ＝Ｉｓ４ＸＲ，と
なる、ただし、ｒｓ４はトランジスタＱ４の飽和電流で
ある。一方、トランジスタＱ４が非飽和状態では、全電
流はぼぼ抵抗Ｒ１で決まる。トランジスタＱ４の電位降
下を無視すると、ｖＢ＝ｖＡとなり、トランジスタＱ３
のゲート・ソース間の電位差は大きくなり、トランジス
タＱ３のゲートが絶縁破壊を生じる危険性がある。and transistor Q4. That is, when the transistor Q4 is in a saturated state, vB=Is4XR, where rs4 is the saturation current of the transistor Q4. On the other hand, when transistor Q4 is in a non-saturated state, the total current is determined approximately by resistor R1. Ignoring the potential drop of transistor Q4, vB=vA, and transistor Q3
The potential difference between the gate and source of transistor Q3 increases, and there is a risk that dielectric breakdown will occur at the gate of transistor Q3.
従って、ＶＢの電位を低減するため、第４図においては
、トランジスタＱ４のドレイン側とＢ点の間に抵抗Ｒ２
を挿入した。この場合、トランジスタＱ３のゲート・ソ
ース間電位差は約（Ｒ’ｌ／（Ｒ１＋Ｒ２））・ｖｃｃ
ｌで与えられるから、この値をゲート絶縁膜耐圧以下と
すればよい。Therefore, in order to reduce the potential of VB, in FIG. 4, a resistor R2 is connected between the drain side of transistor Q4 and point B.
inserted. In this case, the potential difference between the gate and source of transistor Q3 is approximately (R'l/(R1+R2))・vcc
Since it is given by l, this value may be set to be equal to or less than the gate insulating film breakdown voltage.
第５図は１本発明の第５の実施例を示すプッシュプル出
力回路の構成図である。FIG. 5 is a configuration diagram of a push-pull output circuit showing a fifth embodiment of the present invention.
第５図の回路の動作原理は第１の実施例と同様である。The operating principle of the circuit of FIG. 5 is the same as that of the first embodiment.
ただし、第５図では、トランジスタＱ４のゲートは抵抗
Ｒ４を介して電源Ｖｃｃ２に接続されている。従フて、
電源Ｖｃｃ２に発生するスパイク電圧によってＱ４のゲ
ートが破壊されることを防止できる。さらに、トランジ
スタＱ４のソースに抵抗Ｒ３を挿入することにより、ト
ランジスタＱ４が低電流で飽和することに特質がある。However, in FIG. 5, the gate of transistor Q4 is connected to power supply Vcc2 via resistor R4. Following,
It is possible to prevent the gate of Q4 from being destroyed by the spike voltage generated in the power supply Vcc2. Further, by inserting the resistor R3 into the source of the transistor Q4, the transistor Q4 is saturated with a low current.
従って、第５＠の回路では、トランジスタＱ４としてト
ランジスタＱ２と同一サイズの素子を用いても低電流動
作が可能となり、集積化に適していることになる。Therefore, in the fifth @ circuit, even if an element of the same size as the transistor Q2 is used as the transistor Q4, low current operation is possible, and it is suitable for integration.
第７図は、第１図の回路を集積回路に実現した場合の平
面図である６
第７図において、１はｐ型半導体基板、２はｐ型分離拡
散領域であり、Ｑ１〜ＱＢは第１図のトランジスタＱ１
〜Ｑｅに対応している。FIG. 7 is a plan view when the circuit of FIG. 1 is realized as an integrated circuit.6 In FIG. 7, 1 is a p-type semiconductor substrate, 2 is a p-type isolation diffusion region, and Q1 to QB are Transistor Q1 in Figure 1
- Compatible with Qe.
第８図は、第７図のＡ−Ａ’で切断した断面構造園であ
る。第８図ではトランジスタＱｓ ＋ Ｑ４＋ダイオー
ドＤ１の断面を示している。FIG. 8 is a cross-sectional structure taken along line AA' in FIG. 7. FIG. 8 shows a cross section of transistor Qs + Q4 + diode D1.
製法を述べると、ｐ型半導体基板１にｎ型層５を形成し
ておき、更にｎ型エピタキシャル層４を１５μｍ成長す
る。その後１通常の集積回路等で使用されている方法に
より、Ｐ型分離拡散層２゜ｎ型高濃度拡散層を形成する
。トランジスタＱ５＋Ｑ４は、各々ポリシリコンゲート
６．７を用いたものである。特に、トランジスタＱ４は
、ｐ型層８と、ｎ型層９の２重拡散構造を用いている。To describe the manufacturing method, an n-type layer 5 is formed on a p-type semiconductor substrate 1, and an n-type epitaxial layer 4 is further grown to a thickness of 15 μm. Thereafter, a P-type isolation diffusion layer 2 and an N-type high concentration diffusion layer are formed by a method used in ordinary integrated circuits. Transistors Q5+Q4 each use a polysilicon gate 6.7. In particular, the transistor Q4 uses a double diffusion structure of a p-type layer 8 and an n-type layer 9.
１０は、ダイオードＤ１を形成するためのＰ型層であり
、６μｍの深さに形成されている。10 is a P-type layer for forming the diode D1, and is formed to a depth of 6 μm.
以上述べたように、本発明によれば、出力端子が低レベ
ルのときは、プルアップ素子を駆動するための駆動電流
は不要となるため低消費電力化が可能となり、また、出
力端子が高レベルのときのみ、プルアンプ素子の駆動電
流を大きくできるため、高速化も可能となる。従って、
本発明を、出力端子が低レベルで使うことが多い用途に
適用すれば、高速動作、低ａ’ｌ費電力で使用すること
ができる。As described above, according to the present invention, when the output terminal is at a low level, there is no need for a drive current to drive the pull-up element, making it possible to reduce power consumption. Since the drive current of the pull amplifier element can be increased only when the level is high, speeding up is also possible. Therefore,
If the present invention is applied to applications where the output terminal is often used at a low level, it can be used with high speed operation and low power consumption.
第１図、第２図、第３図、第４図、第５図はそれぞれ本
発明の第１から第５の実施例を示すプッシュプル出力回
路の楕成図、第６図は従来のプッシュプル出力回路の構
成図、第７図、第８図は第゛１図の回路の平面図および
断面図である。
Ｑ工 ニブルアップ回路を構成するＮチャネル素子、Ｑ
２ニブルダウン回路を構成するＮチャネル素子、Ｑ３：
駆動回路またはプルアップ回路を構成するＰチャネル素
子、Ｑ４ニブルアップ回路を駆動するＮチャネル素子、
Ｑ５ ：ＣＭＯＳを構成するＰチャネル素子、Ｑ、：Ｃ
ＭＯＳを構成するＮチャネル素子、Ｄｌ：ダイオード、
Ｒ１−Ｒ４：抵抗。
特許出願人 株式会社日立製作所 。
“ト、
ヨ
第 ５ 図
第６図1, 2, 3, 4, and 5 are elliptical diagrams of push-pull output circuits showing the first to fifth embodiments of the present invention, and FIG. 6 is a conventional push-pull output circuit. The block diagrams of the pull output circuit, FIGS. 7 and 8, are a plan view and a sectional view of the circuit shown in FIG. Q engineering N-channel element that composes the nibble-up circuit, Q
N-channel element, Q3, configuring the 2-nibble down circuit:
A P-channel element that constitutes a drive circuit or a pull-up circuit, an N-channel element that drives a Q4 nibble-up circuit,
Q5: P channel element that constitutes CMOS, Q,:C
N-channel element constituting MOS, Dl: diode,
R1-R4: Resistance. Patent applicant: Hitachi, Ltd. “T, yo Figure 5 Figure 6
Claims (4)
力回路素子を構成する第１のＭＯＳＦＥＴと、プルダウ
ン回路を構成する第２のＭＯＳＦＥＴとを有するプッシ
ュプル出力回路において、プルダウン回路は第２の電源
に接続された相補型ＭＯＳＦＥＴにより駆動される第２
のＭＯＳＦＥＴにより構成され、プルアップ回路はゲー
トが直接にまたは抵抗等を介して第２電源に接続され、
ソースがプルダウン回路を構成する第２のＭＯＳＦＥＴ
のゲートに接続された第３のＭＯＳＦＥＴにより駆動さ
れることを特徴とするプッシュプル出力回路。(1) In a push-pull output circuit that is connected to a first power supply and has a first MOSFET that constitutes a pull-up circuit and an output circuit element, and a second MOSFET that constitutes a pull-down circuit, the pull-down circuit is connected to the second MOSFET. A second transistor driven by a complementary MOSFET connected to the power supply of
The pull-up circuit has a gate connected to the second power supply directly or through a resistor, etc.
A second MOSFET whose source forms a pull-down circuit
A push-pull output circuit characterized in that it is driven by a third MOSFET connected to the gate of the push-pull output circuit.
ＮＰバイポーラトランジスタを介して駆動することを特
徴とする特許請求の範囲第１項記載のプッシュプル出力
回路。(2) The third MOSFET has a pull-up circuit of P
2. The push-pull output circuit according to claim 1, wherein the push-pull output circuit is driven through an NP bipolar transistor.
チャネルのＭＯＳＦＥＴを直接駆動することを特徴とす
る特許請求の範囲第１項記載のプッシュプル出力回路。(3) The third MOSFET is connected to the P of the pull-up circuit.
2. The push-pull output circuit according to claim 1, wherein the push-pull output circuit directly drives a channel MOSFET.
はソース側に、抵抗を介してそれぞれプルアップ回路お
よびプルダウン回路を接続することを特徴とする特許請
求の範囲第１項記載のプッシュプル出力回路。(4) The push-pull output circuit according to claim 1, wherein the third MOSFET has a pull-up circuit and a pull-down circuit connected to its drain side or source side, respectively, via a resistor. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172145A JPS6232722A (en) | 1985-08-05 | 1985-08-05 | Push-pull output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172145A JPS6232722A (en) | 1985-08-05 | 1985-08-05 | Push-pull output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232722A true JPS6232722A (en) | 1987-02-12 |
Family
ID=15936393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172145A Pending JPS6232722A (en) | 1985-08-05 | 1985-08-05 | Push-pull output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232722A (en) |
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