JP2535755B2 - Josephson junction fabrication method - Google Patents
Josephson junction fabrication methodInfo
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- JP2535755B2 JP2535755B2 JP5112175A JP11217593A JP2535755B2 JP 2535755 B2 JP2535755 B2 JP 2535755B2 JP 5112175 A JP5112175 A JP 5112175A JP 11217593 A JP11217593 A JP 11217593A JP 2535755 B2 JP2535755 B2 JP 2535755B2
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、超伝導集積回路で用い
られるジョセフソン接合に関し、特に、ハーフミクロン
以下の微小な接合寸法を持つジョセフソン接合を従来よ
り簡便に作製する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Josephson junction used in a superconducting integrated circuit, and more particularly to a method for easily producing a Josephson junction having a minute junction size of half micron or less.
【０００２】[0002]
【従来の技術】一対の超伝導線路の間にトンネル障壁層
を挟んで構成されるジョセフソン接合自体は周知である
が、半導体デバイス系の集積回路におけると同様、個々
のジョセフソン接合自体の小型化、即ち基板上における
単位のジョセフソン接合の占める面積の微小化は、高速
性能追及のため、将来にわたって留まることのない要求
となろうし、現にこれまでにも、この種の研究、開発は
多々なされてきた。2. Description of the Related Art A Josephson junction itself, which is constructed by sandwiching a tunnel barrier layer between a pair of superconducting lines, is well known. However, as in a semiconductor device-based integrated circuit, each of the Josephson junctions has a small size. Miniaturization, that is, miniaturization of the area occupied by the unit Josephson junction on the substrate, will be a requirement that will not endure in the future in order to pursue high-speed performance. Actually, there have been many researches and developments of this kind so far. It has been done.
【０００３】そうした中にあって、例えば矩形パターン
のジョセフソン接合を作製する場合、利用するリソグラ
フィ技術自体は公知既存のものであっても、それまでの
寸法限界とされていた壁を破るに効果的な一手法とし
て、特開昭６１−１９６９３号公報にて本出願人がすで
に開示した手法があり、また、この公報開示の手法にお
ける配線の電流容量の問題点を解決した手法として、特
開平４−６１１７８号公報にて本出願人がすでに開示し
た手法がある。In such a case, for example, when a Josephson junction having a rectangular pattern is produced, even if the lithography technique used is a publicly known existing technique, it is effective in breaking the wall which has been the dimension limit. As a specific method, there is a method already disclosed by the present applicant in Japanese Patent Laid-Open No. 61-19693, and as a method for solving the problem of current capacity of wiring in the method disclosed in this Japanese Laid-Open Patent Publication No. There is a method already disclosed by the applicant in Japanese Patent Laid-Open No. 4-61178.
【０００４】前者は、矩形のジョセフソン接合を構成す
る一対の上下電極を、それぞれ矩形のマスクパターンを
用いてパターン形成するのではなく、まずは下部電極と
なる超伝導線路を幅Ｗ1 で任意の長さの線状パターンに
形成した後、その上にトンネル障壁層を挟んで配置され
る上部電極を、同様に幅Ｗ2 で任意の長さの線状パター
ンに形成し、ただし、下部電極パターンと交差する（一
般には直交する）ように配置することで、それら交差部
分の矩形パターンを実効的なジョセフソン接合領域とす
るものである。The former does not form a pair of upper and lower electrodes forming a rectangular Josephson junction by using a rectangular mask pattern, but first, a superconducting line serving as a lower electrode is formed with an arbitrary width W 1 . After forming a linear pattern having a length, an upper electrode disposed on both sides of the tunnel barrier layer with a width W 2 is also formed into a linear pattern having an arbitrary length. By arranging so as to intersect (generally orthogonal), the rectangular pattern of these intersections is an effective Josephson junction region.
【０００５】従って、簡単のために上下の各部電極パタ
ーンの交差関係を直交関係とすると、上記のようにして
構成された単位のジョセフソン接合としての面積部分
は、幅Ｗ1 により縦寸法が規定され、幅Ｗ2 により横寸
法が規定された矩形パターンとなり、さらに一般的に、
上記両寸法Ｗ1 ，Ｗ2 が共に等しく、Therefore, for simplification, if the upper and lower electrode patterns are intersected orthogonally, the unit area of the Josephson junction constructed as described above has a vertical dimension defined by the width W 1. To form a rectangular pattern whose lateral dimension is defined by the width W 2 , and more generally,
Both dimensions W 1 and W 2 are the same,
【０００６】[0006]
【数１】Ｗ1 ＝Ｗ2 ＝Ｗ0 であるならば、作製されるジョセフソン接合は、一辺が
寸法Ｗ0 の正方形となる。## EQU1 ## If W 1 = W 2 = W 0 , the Josephson junction produced will be a square with side W 0 .
【０００７】しかるに、一般には上記のような一辺の寸
法がＷ0 の正方形パターンを形成する場合、ジョセフソ
ン回路系の構築に限らず、半導体回路系の構築において
も、上記のような二度手間を掛けず、マスクパターン自
体を当該正方形パターンとし、一度のエッチング工程で
そうしたパターン形状を基板上に作製するのが普通であ
る。However, in general, when forming a square pattern whose one side dimension is W 0 as described above, not only in the construction of the Josephson circuit system but also in the construction of the semiconductor circuit system, the above-mentioned double labor is required. It is usual that the mask pattern itself is made into the square pattern without applying the above, and such a pattern shape is formed on the substrate by one etching step.
【０００８】にもかかわらず、上記公報開示の発明で
は、そうした正方形マスクパターンを用いずに、あえて
線状のマスクパターンを二回用い、これらを交差させる
ことで、当該交差部分に最終的に正方形のパターンを得
ていることになるが、わざわざそのようにした理由は、
次のように説明することができる。[0008] Nevertheless, in the invention disclosed in the above publication, the linear mask pattern is intentionally used twice without using such a square mask pattern, and these are intersected to finally form a square at the intersection. The reason for doing this is
It can be explained as follows.
【０００９】当該公報に開示された発明の出願当時の技
術レベルでは、リソグラフィ技術における露光工程に紫
外線を用いる装置しか実用化されておらず、電子線やＸ
線の利用技術は、未だ開発段階であったが、当該紫外線
露光による場合、正方形のマスクパターンを用いてのエ
ッチングにより最終的に形成される正方形パターンの構
造体の平面的な寸法限界は、当該正方形の一辺の長さＷ
0 にしておよそ２μｍであった。At the technical level at the time of filing the invention disclosed in this publication, only an apparatus using ultraviolet rays in the exposure step in the lithography technique has been put into practical use, and an electron beam or X-ray is used.
The technology for using the lines was still in the development stage, but in the case of the ultraviolet exposure, the planar size limit of the square pattern structure finally formed by etching using the square mask pattern is Square side length W
When set to 0 , it was about 2 μm.
【００１０】これに対し、全く同様の手順に従っても、
線状マスクパターンを用いてエッチング形成された線状
パターンの構造体の方が、その幅の寸法に間しては精度
が高く、実際上、１μｍ程度までの分解能が得られてい
た。On the other hand, even if the same procedure is followed,
The structure of the linear pattern formed by etching using the linear mask pattern has higher accuracy in terms of the width dimension, and in fact, the resolution of up to about 1 μm was obtained.
【００１１】そのため、相対的に精度の高い線状パター
ンを用いて上下の電極をそれぞれ幅Ｗ0 の線状パターン
に形成し、ただしそれらを交差させるようにすれば、当
該交差部分に得られるジョセフソン接合は、正方形パタ
ーンであるのに、その一辺の長さＷ0 が、それまでの寸
法限界２μｍを下回り、１μｍ程度にまで、縮小化され
たものとなり得る。Therefore, if the upper and lower electrodes are formed into linear patterns each having a width W 0 by using a linear pattern with relatively high accuracy, but the electrodes are made to intersect with each other, the Joseph obtained at the intersecting portion. Although the Sonn junction has a square pattern, the length W 0 of one side thereof may be reduced to less than the dimensional limit of 2 μm, which has been so far, to about 1 μm.
【００１２】また、正方形のマスクパターンを用いての
エッチングでは、製作された正方形パターンの構造体の
各角部に丸みが付きやすく、エッチングされた側壁も斜
めになりやすいが、線状のマスクパターンを用いてのエ
ッチングではそのような傾向が少ないため、一枚の基板
上に多数のジョセフソン接合を作製する場合、上記公報
開示の技術に従って作製された個々のジョセフソン接合
の間の幾何学的形状のばらつきは小さくなり、ひいては
各ジョセフソン接合の特性上のばらつきも小さくなる。Further, in the etching using the square mask pattern, each corner of the manufactured square pattern structure is likely to be rounded and the etched side wall is likely to be slanted, but the linear mask pattern is used. Since such a tendency is less likely to occur in the etching using the method, when a large number of Josephson junctions are formed on a single substrate, the geometrical shapes between the individual Josephson junctions formed according to the technique disclosed in the above publication are used. The variation in shape is reduced, and the variation in the characteristics of each Josephson junction is also reduced.
【００１３】後者の公報で開示した手法は、前者の手法
において、接合寸法をサブミクロンの領域まで微細化し
た際に問題となる、接合上部の配線における電流容量の
問題を解決するため、配線用パターンと接合形成用パタ
ーンを異なるものとし、接合上部と配線を接続する層を
追加して、電流容量の制約を緩和しようとするものであ
る。Since the method disclosed in the latter publication solves the problem of current capacity in the wiring above the junction, which is a problem in the former method when the junction dimension is miniaturized to a submicron region, The pattern and the junction forming pattern are made different, and a layer for connecting the upper portion of the junction and the wiring is added to alleviate the constraint of the current capacity.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、上記の
従来技術では、接合寸法をハーフミクロン以下の領域ま
で微細化する際に、接合部の微細加工に用いる線状レジ
ストマスクパターンについて、幅のみハーフミクロン以
下に狭くしていくと、そのレジストパターンは、アスペ
クト比（縦横の比）が、２以上に大きくなり、重心が高
くなる。その結果、図１９（Ａ）に示すようにフォトレ
ジストパターンＰを正しく立てようとしても、図１９
（Ｂ）に示すように小さい下層との接触面積では、支え
切れず、傾いたり、あるいは図１９（Ｃ）に示すように
倒れたりする問題が生じる。これに対して、レジストパ
ターンの高さを小さくして、アスペクト比を小さくする
方法を取ることはできない。なぜならば、レジストパタ
ーンは、エッチングマスクとして用いられるので、エッ
チング工程に耐えられる十分な厚さが必要なためであ
る。However, in the above-mentioned prior art, when the bonding dimension is miniaturized to a region of half micron or less, only the width of the linear resist mask pattern used for microfabrication of the bonding part is half micron. When the resist pattern is made narrower, the aspect ratio (ratio of height and width) of the resist pattern becomes larger than 2 and the center of gravity becomes high. As a result, even if the photoresist pattern P is properly set up as shown in FIG.
If the contact area with the lower layer is small as shown in FIG. 19B, there is a problem that it cannot be fully supported and tilts, or it collapses as shown in FIG. 19C. On the other hand, it is impossible to reduce the height of the resist pattern to reduce the aspect ratio. This is because the resist pattern, which is used as an etching mask, needs to have a sufficient thickness to withstand the etching process.
【００１５】[0015]
【課題を解決するための手段】上記の問題点を解決する
ために、本発明では、接合部の微細加工に用いる線状レ
ジストマスクパターンに替えて、Ｌ字、逆Ｌ字またはＴ
字形状のレジストマスクパターンを用いることにより、
レジストパターンが、傾いたり、倒れたりする問題を避
けるものである。In order to solve the above problems, in the present invention, an L-shaped, an inverted L-shaped or a T-shaped T-shaped mask is used instead of the linear resist mask pattern used for the fine processing of the joint.
By using a letter-shaped resist mask pattern,
It avoids the problem of the resist pattern tilting or falling.
【００１６】すなわち、本発明は、基板上に、超伝導材
料からなる下部電極、トンネル障壁、および超伝導材料
からなる上部電極の３層を順に積層した多層膜を形成す
る工程；該多層膜の上面に、幅広の下部電極用の第一の
レジストパターンを形成し、該第一のレジストパターン
をマスクとして用いて、前記基板までエッチングを行
い、前記第一のレジストパターンを残したまま、絶縁層
を積層し、有機溶剤に浸して、前記第一のレジストパタ
ーン上の絶縁膜を除去する工程；第一の線状パターン部
分とこれと直交しかつ一体的な第二の線状パターン部分
からなる第二のレジストパターンを形成し、該第二のレ
ジストパターンをマスクとして用いて、下部電極の厚さ
の途中までエッチングを行い、前記多層膜の前記下部電
極の厚さの途中までの部分を前記第二のレジストパター
ンと同一のパターンに成形する工程；レジストパターン
を残したまま、絶縁層を積層し、有機溶剤に浸して、前
記第二のレジストパターン上の絶縁膜を除去する工程；
第三の線状パターン部分とこれと直交しかつ一体的な第
四の線状パターン部分を有し、かつ第三および第四の線
状パターンのどちらか一方が前記成形された多層膜と交
差する第三のレジストパターンを残された絶縁膜および
多層膜上に形成し、該第三のレジストパターンをマスク
として用いて、前記下部電極の厚さの途中までエッチン
グを行い、前記多層膜のパターンと前記第三のレジスト
パターンの交差する部分を平面形状として有する多層膜
を形成する工程；前記第三のレジストパターンを残した
まま、絶縁膜を積層し、有機溶剤に浸して、第三のレジ
ストパターン上の絶縁膜を除去する工程；および配線を
形成する工程；を有することを特徴とする。That is, according to the present invention, a step of forming, on a substrate, a multilayer film in which three layers of a lower electrode made of a superconducting material, a tunnel barrier, and an upper electrode made of a superconducting material are sequentially laminated; A wide first resist pattern for the lower electrode is formed on the upper surface, the first resist pattern is used as a mask to etch the substrate, and the insulating layer is formed with the first resist pattern left. Of the first linear pattern portion and the second linear pattern portion which is orthogonal to and integral with the first linear pattern portion Forming a second resist pattern, using the second resist pattern as a mask, etching is performed up to the middle of the thickness of the lower electrode, up to the middle of the thickness of the lower electrode of the multilayer film. A step of forming a portion into the same pattern as the second resist pattern; a step of laminating an insulating layer while leaving the resist pattern and immersing in an organic solvent to remove the insulating film on the second resist pattern ;
It has a third linear pattern portion and a fourth linear pattern portion which is orthogonal to and integral with the third linear pattern portion, and one of the third and fourth linear pattern portions intersects with the molded multilayer film. Forming a third resist pattern on the remaining insulating film and multilayer film, and using the third resist pattern as a mask, etching is performed up to the middle of the thickness of the lower electrode to form a pattern of the multilayer film. And a step of forming a multi-layered film having a crossing portion of the third resist pattern as a planar shape; an insulating film is laminated while the third resist pattern is left and is immersed in an organic solvent to form a third resist A step of removing the insulating film on the pattern; and a step of forming wiring.
【００１７】[0017]
【作用】接合寸法をハーフミクロン以下の領域まで微細
化する際に、接合部の微細加工に用いるレジストマスク
パターンについて、高さは、１ミクロン程度で、幅のみ
ハーフミクロン以下に狭くしていくと、そのレジストパ
ターンは、アスペクト比（縦横の比）が、２以上に大き
くなり、重心が高くなる。そこで、線状レジストパター
ンのみの場合は、小さい下層との接触面積では、支え切
れず、傾いたり、倒れたりする問題が生じる。しかし、
本発明の手法によれば、従来の線状パターンに直交する
線状パターンを付加した、Ｌ字、逆Ｌ字またはＴ字形状
のパターンを用いることにより、小さい下層との接触面
積でも、傾いたり、倒れたりしないで、良好に自立する
パターンを得ることができる。[Function] When the bonding dimension is miniaturized to a region of half micron or less, the height of the resist mask pattern used for microfabrication of the bonding part is about 1 micron, and only the width is narrowed to less than half micron. The resist pattern has an aspect ratio (aspect ratio) of 2 or more and a high center of gravity. Therefore, in the case of only the linear resist pattern, there is a problem that the contact area with a small lower layer cannot be fully supported and tilts or falls. But,
According to the method of the present invention, by using an L-shaped, inverted L-shaped, or T-shaped pattern in which a linear pattern orthogonal to the conventional linear pattern is added, even if the contact area with a small lower layer is inclined, It is possible to obtain a good self-supporting pattern without falling.
【００１８】[0018]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１９】図１には、本発明によって作製された一実
施例としての単位のジョセフソン接合ＪＪが示されてい
る。この図は、絶縁膜を省略して、概略を表したもので
ある。図１において、２２は下部電極、３２は障壁形成
用材料層、４２は上部電極、８１は配線層である。FIG. 1 shows a unit Josephson junction JJ manufactured according to the present invention. This figure is a schematic representation with the insulating film omitted. In FIG. 1, 22 is a lower electrode, 32 is a barrier forming material layer, 42 is an upper electrode, and 81 is a wiring layer.
【００２０】本発明のジョセフソン接合作製方法の一実
施例に関し、その工程を図２〜図１８を参照して順を追
って説明する。最終的に作製されたジョセフソン接合が
図１に示す構造となる。With respect to one embodiment of the method for producing the Josephson junction of the present invention, the steps thereof will be described step by step with reference to FIGS. The finally manufactured Josephson junction has the structure shown in FIG.
【００２１】以下、図２〜図１８の各図において、
（Ａ）図はその工程までにて作製された構造体の側面図
であり、（Ｂ）図は平面図である。Hereinafter, in each of FIGS. 2 to 18,
(A) is a side view of the structure manufactured up to that step, and (B) is a plan view.
【００２２】まず最初の工程では、図２に示されている
ように、基板１上に、第一の超伝導体層２、ジョセフソ
ン接合の障壁層として機能し得る障壁形成用材料層３、
そして第二の超伝導体層４を順に積層する。これら基板
１上の積層構造（２，３，４）を第一の積層構造と呼
ぶ。これらの各層は、いずれも公知の材料を用い、公知
の方法で形成される。In the first step, as shown in FIG. 2, a first superconductor layer 2 and a barrier forming material layer 3 which can function as a barrier layer of a Josephson junction are formed on a substrate 1.
Then, the second superconductor layer 4 is sequentially laminated. The laminated structure (2, 3, 4) on these substrates 1 is called a first laminated structure. Each of these layers is formed by a known method using a known material.
【００２３】第一の積層構造の最上層である第二の超伝
導体層４の上面に適当なレジスト層を付加し、公知既存
のリソグラフィ技術を利用して図３に示されるパターン
のレジスト層７１を形成し、これをエッチングマスクと
して反応性イオンエッチングあるいは湿式エッチングに
よってエッチングを行い、基板１の両縁部分を所定の幅
に亙って露出させる。A suitable resist layer is added to the upper surface of the second superconductor layer 4 which is the uppermost layer of the first laminated structure, and the resist layer having the pattern shown in FIG. 3 is formed by utilizing a known existing lithography technique. 71 is formed, and etching is performed by reactive ion etching or wet etching using this as an etching mask to expose both edge portions of the substrate 1 over a predetermined width.
【００２４】その結果が図４に示されているが、このよ
うにしてエッチングされた第一の超伝導体層２の幅が、
将来、ジョセフソン接合として完成されたとき、必要に
応じて下部電極に備えられる広幅部分の幅となる。The result is shown in FIG. 4, where the width of the first superconductor layer 2 thus etched is
When completed as a Josephson junction in the future, it will be the width of the wide portion provided for the lower electrode as needed.
【００２５】次に、図５に示されているように、レジス
トパターン７２もそのまま覆うようにして全領域上に絶
縁膜６を堆積させた後、有機溶媒に浸し、いわゆるリフ
トオフ法によって不要なレジストパターンとその上の絶
縁膜６の部分を除去する。Next, as shown in FIG. 5, an insulating film 6 is deposited on the entire region so as to cover the resist pattern 72 as it is, and then it is dipped in an organic solvent and the unnecessary resist is formed by a so-called lift-off method. The pattern and the portion of the insulating film 6 on it are removed.
【００２６】図６に示されるように、レジストパターン
７１を除去した後、次に図７に示されているように、第
二の超伝導体層４の上面に第一の幅Ｗ1 で第一の方向に
伸びる第一のＬ字形状レジストパターン７２を形成す
る。レジストパターン７２はＬ字状に限られず、逆Ｌ字
状あるいはＴ字状であってもよい。要は実質的に直交す
る方向の二辺を有するパターンであればよい。これは後
述する第二のＬ字状レジストパターンでも同様である。After removing the resist pattern 71 as shown in FIG. 6, a first width W 1 is then applied to the upper surface of the second superconductor layer 4 as shown in FIG. A first L-shaped resist pattern 72 extending in one direction is formed. The resist pattern 72 is not limited to the L shape, but may be an inverted L shape or a T shape. The point is that it may be a pattern having two sides that are substantially orthogonal to each other. This also applies to the second L-shaped resist pattern described later.
【００２７】そして、図８に示されているように、この
第一のＬ字形状レジストパターン７２をエッチングマス
クとして用い、上記した第一の積層構造（２，３，４）
に対し、第一の超伝導体層２の厚みの途中まで、再度、
エッチングを施し、これにより、障壁形成用材料層３と
第二の超伝導体層４とをそれぞれ第一の幅Ｗ1 で第一の
方向に伸びる第一のＬ字形状パターン３１，４１に形成
すると共に、第一の超伝導体層２の厚みの途中から上の
部分２１を第一の幅Ｗ1 で第一の方向に伸びる第一のＬ
字形状パターン部分２１とする。言い換えれば、基板１
の上面から当該厚みの途中までの第一の超伝導体層２の
部分２２は、すでに述べたように、将来、ジョセフソン
接合を完成したときの下部電極広幅部分２２となる。Then, as shown in FIG. 8, using the first L-shaped resist pattern 72 as an etching mask, the above-mentioned first laminated structure (2, 3, 4) is formed.
On the other hand, until the middle of the thickness of the first superconductor layer 2, again,
Etching is performed to form the barrier-forming material layer 3 and the second superconductor layer 4 in the first L-shaped patterns 31 and 41 each having the first width W 1 and extending in the first direction. At the same time, the first portion 21 extending from the middle of the thickness of the first superconductor layer 2 to the upper portion 21 with the first width W 1 in the first direction is formed.
The character-shaped pattern portion 21 is used. In other words, substrate 1
As described above, the portion 22 of the first superconductor layer 2 from the upper surface to the middle of the thickness will be the wide portion 22 of the lower electrode when the Josephson junction is completed in the future.
【００２８】次に、図９に示されているように、レジス
トパターン７２もそのまま覆うようにして全領域上に絶
縁膜６を堆積させた後、有機溶媒に浸し、いわゆるリフ
トオフ法によって不要なレジストパターンとその上の絶
縁膜６の部分を除去する。Next, as shown in FIG. 9, after the insulating film 6 is deposited on the entire region so as to cover the resist pattern 72 as it is, the insulating film 6 is immersed in an organic solvent, and an unnecessary resist is formed by a so-called lift-off method. The pattern and the portion of the insulating film 6 on it are removed.
【００２９】その結果は、図１０に示されており、これ
によって第一の幅Ｗ1 のＬ字形状パターンとなっている
第二の超伝導体層４１の上面露呈領域を除き、全領域上
に絶縁膜６が形成された構造を得ることができる。The result is shown in FIG. 10, which shows the entire upper surface of the second superconductor layer 41 except the upper surface exposed area of the L-shaped pattern having the first width W 1. A structure in which the insulating film 6 is formed can be obtained.
【００３０】そして、図１１に示されているように、先
の工程で用いた第一のＬ字形状レジストパターン７２
（従って第一Ｌ字形状パターンになっている第二超伝導
大層４１）とは交差する第二の方向、特にこの実施例で
は直交する方向に、第二の幅Ｗ2 を有する第二のＬ字形
状レジストパターン７３を形成する。Then, as shown in FIG. 11, the first L-shaped resist pattern 72 used in the previous step.
A second L having a second width W 2 in a second direction intersecting (therefore, the second superconducting large layer 41 having the first L-shaped pattern), particularly in the direction orthogonal to this embodiment. A letter-shaped resist pattern 73 is formed.
【００３１】次いでこのレジストパターン７３をエッチ
ングマスクとして用い、図１２に示されているようにそ
れぞれ第一のＬ字形状パターンになっている第二超伝導
体層４１，障壁形成用材料層３１，第一超伝導体層の第
一Ｌ字形状パターン部分２１を、当該第一超伝導体層の
第一Ｌ字形状パターン部分２１の厚みの途中までエッチ
ングする。Next, using this resist pattern 73 as an etching mask, as shown in FIG. 12, the second superconductor layer 41, the barrier forming material layer 31, and the first L-shaped pattern, respectively. The first L-shaped pattern portion 21 of the first superconductor layer is etched to the middle of the thickness of the first L-shaped pattern portion 21 of the first superconductor layer.
【００３２】これにより、図１２に示されているよう
に、前工程までは第一のＬ字形状パターンになっていた
第二の超伝導体層４１と障壁形成用材料層３１は、それ
ぞれ第一の幅Ｗ1 と第二の幅W ２により確定された面積
を有する平面形状部分４２、３２に作製される。この平
面形状ないし、この実施例の場合のほぼ正方形形状は、
図１２中、特にその（Ｂ）図中に模式的に格子模様を付
加した領域Ajで示されているが、この部分の面積領域が
障壁形成用材料層にあって最終的にジョセフソン障壁層
として働く実効面積領域を確定し、ひいては全体として
のジョセフソン接合ＪＪにおける実効動作領域を確定す
る領域となる。またこのとき、絶縁膜６も途中までエッ
チングされ、第二のＬ字形状パターン部分となっている
絶縁膜の部分６１は残される。As a result, as shown in FIG. 12, the second superconductor layer 41 and the barrier-forming material layer 31 which were in the first L-shaped pattern until the previous step are respectively formed into the first L-shaped pattern. It is made in a planar shape portion 42, 32 having an area defined by a first width W 1 and a second width W 2. This plane shape or a substantially square shape in the case of this embodiment is
In FIG. 12, the area Aj in which a lattice pattern is added is schematically shown in FIG. 12B, and the area area of this portion is the barrier forming material layer and finally the Josephson barrier layer. The effective area region that works as the above is determined, and by extension, the effective operation region of the Josephson junction JJ as a whole is determined. At this time, the insulating film 6 is also partially etched, and the insulating film portion 61 which is the second L-shaped pattern portion is left.
【００３３】その後、図１３に示すように、前工程で用
いたレジストパターン７３もそのまま覆うようにして前
領域上に絶縁膜６２を堆積させた後、有機溶媒に浸し、
いわゆるリフトオフ法によって不要なレジストバターン
とその上の絶縁膜６２の部分を除去する。After that, as shown in FIG. 13, an insulating film 62 is deposited on the front region so as to cover the resist pattern 73 used in the previous step as it is, and then immersed in an organic solvent.
The unnecessary resist pattern and the portion of the insulating film 62 thereabove are removed by a so-called lift-off method.
【００３４】その結果は、図１４に示されており、これ
によって第一の幅Ｗ1 と第二の幅Ｗ2 により確定された
面積を有する平面形状の第２超伝導体層部分４２の上面
露呈領域を除き、全領域上に絶縁膜６２が形成された構
造を得ることができる。The results are shown in FIG. 14, whereby the top surface of the planar second superconductor layer portion 42 having an area defined by the first width W 1 and the second width W 2. It is possible to obtain a structure in which the insulating film 62 is formed on the entire region except the exposed region.
【００３５】次いで、必要に応じ、表面清浄化のため、
適当な深さ分の表面にエッチングを施した後、図１５に
示されているように、それらの上の全面に亙り、第２の
超伝導体層４２に対して電気的に接触する用にして第３
の超伝導体層８を形成する。Then, if necessary, for surface cleaning,
After etching the surface to an appropriate depth, it is then deposited over the entire surface over them and into electrical contact with the second superconductor layer 42, as shown in FIG. 3rd
The superconductor layer 8 is formed.
【００３６】図１６に示される工程では、第３の超伝導
体層８の上にレジストパターン７４を形成し、これをエ
ッチングマスクとして第３の超伝導体層８をエッチング
することにより、図１７に示されるように部分４２から
なるジョセフソン接合上部電極を外部回路に接続するた
めの広幅配線層８１が得られる。その後、図１８に示さ
れるように、広幅配線層８１上のレジスト７４は除去さ
れる。In the step shown in FIG. 16, a resist pattern 74 is formed on the third superconductor layer 8, and the third superconductor layer 8 is etched by using this as an etching mask. A wide wiring layer 81 for connecting the Josephson junction upper electrode composed of the portion 42 to an external circuit is obtained as shown in FIG. After that, as shown in FIG. 18, the resist 74 on the wide wiring layer 81 is removed.
【００３７】なお、図１５から図１８までは、エッチン
グの代わりにリフトオフ法を用いて、広幅配線層８１を
形成することができる。15 to 18, the wide wiring layer 81 can be formed by using the lift-off method instead of etching.
【００３８】障壁形成用材料層に対して、酸化マグネシ
ウム、酸化アルミニウムなどのエッチングされにくい材
料を用いた場合、図８，図１２のエッチング工程で、障
壁形成用材料層がエッチング停止層として働くため、エ
ッチングの終了を厳密に、制御する必要がなくなる利点
がある。When a material that is difficult to be etched, such as magnesium oxide or aluminum oxide, is used for the barrier forming material layer, the barrier forming material layer acts as an etching stop layer in the etching process of FIGS. 8 and 12. The advantage is that it is not necessary to strictly control the end of etching.
【００３９】[0039]
【発明の効果】本発明によると、接合寸法をハーフミク
ロン以下の領域まで微細化する際に、線状レジストパタ
ーンに替えて、Ｌ字、逆Ｌ字またはＴ字形状のパターン
を用いることにより、下層との接触面積が減少しても、
傾いたり、倒れたりしないで、良好に自立するレジスト
パターンを得ることができる。According to the present invention, when the bonding dimension is miniaturized to a region of half micron or less, an L-shaped, inverted L-shaped or T-shaped pattern is used instead of the linear resist pattern. Even if the contact area with the lower layer decreases,
It is possible to obtain a resist pattern that is well self-supporting without tilting or falling.
【００４０】したがって、矩形のパターンとしてジョセ
フソン接合の実効動作領域を規定する場合、既存のリソ
グラフィ技術を利用してもなお、その寸法限界をさらに
越え、より微細化することができ、かつ高い寸法精度を
確保することができる。Therefore, when the effective operating region of the Josephson junction is defined as a rectangular pattern, even if the existing lithography technique is used, the size limit thereof is further exceeded, and the size can be further reduced, and the size can be increased. Accuracy can be secured.
【００４１】さらに、多数のジョセフソン接合を同一の
基板上に集積したジョセフソン接合集積回路を構築する
場合、集積密度を大いに高めることもでき、ひいては各
ジョセフソン接合の特性のばらつきを小さな範囲に抑さ
えることが可能となる。Further, in the case of constructing a Josephson junction integrated circuit in which a large number of Josephson junctions are integrated on the same substrate, the integration density can be greatly increased, and the variation in the characteristics of each Josephson junction can be reduced to a small range. It is possible to suppress.
【図１】本発明によるジョセフソン素子の一例の斜視図
である。FIG. 1 is a perspective view of an example of a Josephson device according to the present invention.
【図２】本発明の実施例の工程を説明する図であって、
（Ａ）は側面図、（Ｂ）は平面図である。FIG. 2 is a diagram illustrating a process of an example of the present invention,
(A) is a side view and (B) is a plan view.
【図３】本発明の実施例の工程を説明する図であって、
（Ａ）は側面図、（Ｂ）は平面図である。FIG. 3 is a diagram illustrating a process of an example of the present invention,
(A) is a side view and (B) is a plan view.
【図４】本発明の実施例の工程を説明する図であって、
（Ａ）は側面図、（Ｂ）は平面図である。FIG. 4 is a diagram illustrating a process of an example of the present invention,
(A) is a side view and (B) is a plan view.
【図５】本発明の実施例の工程を説明する図であって、
（Ａ）は側面図、（Ｂ）は平面図である。FIG. 5 is a diagram illustrating a process of an example of the present invention,
(A) is a side view and (B) is a plan view.
【図６】本発明の実施例の工程を説明する図であって、
（Ａ）は側面図、（Ｂ）は平面図である。FIG. 6 is a diagram illustrating a process of an example of the present invention,
(A) is a side view and (B) is a plan view.
【図７】本発明の実施例の工程を説明する図であって、
（Ａ）は側面図、（Ｂ）は平面図である。FIG. 7 is a diagram illustrating a process of an example of the present invention,
(A) is a side view and (B) is a plan view.
【図８】本発明の実施例の工程を説明する図であって、
（Ａ）は側面図、（Ｂ）は平面図である。FIG. 8 is a view for explaining the process of the embodiment of the present invention,
(A) is a side view and (B) is a plan view.
【図９】本発明の実施例の工程を説明する図であって、
（Ａ）は側面図、（Ｂ）は平面図である。FIG. 9 is a view for explaining the process of the embodiment of the present invention,
(A) is a side view and (B) is a plan view.
【図１０】本発明の実施例の工程を説明する図であっ
て、（Ａ）は側面図、（Ｂ）は平面図である。FIG. 10 is a diagram illustrating a process of an example of the present invention, (A) is a side view and (B) is a plan view.
【図１１】本発明の実施例の工程を説明する図であっ
て、（Ａ）は側面図、（Ｂ）は平面図である。FIG. 11 is a diagram illustrating a process of an example of the present invention, (A) is a side view and (B) is a plan view.
【図１２】本発明の実施例の工程を説明する図であっ
て、（Ａ）は側面図、（Ｂ）は平面図である。FIG. 12 is a diagram illustrating a process of an example of the present invention, (A) is a side view and (B) is a plan view.
【図１３】本発明の実施例の工程を説明する図であっ
て、（Ａ）は側面図、（Ｂ）は平面図である。FIG. 13 is a diagram illustrating a process of an example of the present invention, (A) is a side view and (B) is a plan view.
【図１４】本発明の実施例の工程を説明する図であっ
て、（Ａ）は側面図、（Ｂ）は平面図である。FIG. 14 is a diagram illustrating a process of an example of the present invention, (A) is a side view and (B) is a plan view.
【図１５】本発明の実施例の工程を説明する図であっ
て、（Ａ）は側面図、（Ｂ）は平面図である。FIG. 15 is a diagram illustrating a process of an example of the present invention, (A) is a side view and (B) is a plan view.
【図１６】本発明の実施例の工程を説明する図であっ
て、（Ａ）は側面図、（Ｂ）は平面図である。16A and 16B are diagrams illustrating a process of an example of the present invention, in which FIG. 16A is a side view and FIG. 16B is a plan view.
【図１７】本発明の実施例の工程を説明する図であっ
て、（Ａ）は側面図、（Ｂ）は平面図である。FIG. 17 is a diagram illustrating a process of an example of the present invention, in which (A) is a side view and (B) is a plan view.
【図１８】本発明の実施例の工程を説明する図であっ
て、（Ａ）は側面図、（Ｂ）は平面図である。FIG. 18 is a diagram illustrating a process of an example of the present invention, in which (A) is a side view and (B) is a plan view.
【図１９】従来の微細レジストパターンを示す模式的断
面図である。FIG. 19 is a schematic cross-sectional view showing a conventional fine resist pattern.
１ 基板 ２ 第一の超伝導体層 ３ 障壁形成用材料層 ４ 第二の超伝導体層 ６ 絶縁膜 ８ 第三の超伝導体層 ２１ パターン化された第一の超伝導体層 ２２ 下部電極広幅部分 ３１ パターン化された障壁形成用材料層 ３２ 区画化された障壁形成用材料層 ４１ パターン化された第二の超伝導体層 ４２ 区画化された第二の超伝導体層 ６１ 絶縁膜 ６２ 絶縁膜 ７１ レジストパターン ７２ Ｌ字状レジストパターン ７３ Ｌ字状レジストパターン ７４ レジストパターン ８１ 広幅配線層 DESCRIPTION OF SYMBOLS 1 Substrate 2 First superconductor layer 3 Barrier forming material layer 4 Second superconductor layer 6 Insulating film 8 Third superconductor layer 21 First patterned superconductor layer 22 Lower electrode Wide part 31 Patterned barrier forming material layer 32 Partitioned barrier forming material layer 41 Patterned second superconductor layer 42 Partitioned second superconductor layer 61 Insulating film 62 Insulating film 71 Resist pattern 72 L-shaped resist pattern 73 L-shaped resist pattern 74 Resist pattern 81 Wide wiring layer
Claims (1)
極、トンネル障壁、および超伝導材料からなる上部電極
の３層を順に積層した多層膜を形成する工程；該多層膜
の上面に、幅広の下部電極用の第一のレジストパターン
を形成し、該第一のレジストパターンをマスクとして用
いて、前記基板までエッチングを行い、前記第一のレジ
ストパターンを残したまま、絶縁層を積層し、有機溶剤
に浸して、前記第一のレジストパターン上の絶縁膜を除
去する工程；第一の線状パターン部分とこれと直交しか
つ一体的な第二の線状パターン部分からなる第二のレジ
ストパターンを形成し、該第二のレジストパターンをマ
スクとして用いて、下部電極の厚さの途中までエッチン
グを行い、前記多層膜の前記下部電極の厚さの途中まで
の部分を前記第二のレジストパターンと同一のパターン
に成形する工程；レジストパターンを残したまま、絶縁
層を積層し、有機溶剤に浸して、前記第二のレジストパ
ターン上の絶縁膜を除去する工程；第三の線状パターン
部分とこれと直交しかつ一体的な第四の線状パターン部
分を有し、かつ第三および第四の線状パターンのどちら
か一方が前記成形された多層膜と交差する第三のレジス
トパターンを残された絶縁膜および多層膜上に形成し、
該第三のレジストパターンをマスクとして用いて、前記
下部電極の厚さの途中までエッチングを行い、前記多層
膜のパターンと前記第三のレジストパターンの交差する
部分を平面形状として有する多層膜を形成する工程；前
記第三のレジストパターンを残したまま、絶縁膜を積層
し、有機溶剤に浸して、第三のレジストパターン上の絶
縁膜を除去する工程；および配線を形成する工程；を有
することを特徴とする微少形状のジョセフソン接合の作
製方法。1. A step of forming a multilayer film in which three layers of a lower electrode made of a superconducting material, a tunnel barrier, and an upper electrode made of a superconducting material are sequentially stacked on a substrate; Forming a first resist pattern for the lower electrode of, using the first resist pattern as a mask, etching to the substrate, while leaving the first resist pattern, an insulating layer is laminated, Step of removing the insulating film on the first resist pattern by immersing it in an organic solvent; only the first linear pattern portion and the orthogonal to this
Forming a second resist pattern consisting of two integrated second linear pattern portions , using the second resist pattern as a mask, etching is performed up to the middle of the thickness of the lower electrode, A step of forming a part of the lower electrode up to the middle of the thickness into the same pattern as the second resist pattern; an insulating layer is laminated with the resist pattern left, and the second electrode is dipped in an organic solvent to form the second resist pattern. Step of removing insulating film on resist pattern; third linear pattern
A part and a fourth linear pattern part which is orthogonal to and integral with the part
Which has a minute and which is either a third or a fourth linear pattern
A third resist pattern, one of which intersects the molded multilayer film, is formed on the remaining insulating film and multilayer film,
Using the third resist pattern as a mask, etching is performed up to the middle of the thickness of the lower electrode to form a multilayer film having a planar shape at the intersection of the multilayer film pattern and the third resist pattern. A step of: laminating an insulating film while leaving the third resist pattern, immersing in an organic solvent to remove the insulating film on the third resist pattern; and forming a wiring. A method of manufacturing a minute shape Josephson junction characterized by.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112175A JP2535755B2 (en) | 1993-04-15 | 1993-04-15 | Josephson junction fabrication method |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP5112175A JP2535755B2 (en) | 1993-04-15 | 1993-04-15 | Josephson junction fabrication method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302873A JPH06302873A (en) | 1994-10-28 |
| JP2535755B2 true JP2535755B2 (en) | 1996-09-18 |
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ID=14580134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| JP (1) | JP2535755B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11683995B2 (en) | 2020-08-03 | 2023-06-20 | International Business Machines Corporation | Lithography for fabricating Josephson junctions |
Families Citing this family (1)
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|---|---|---|---|---|
| CN108539004B (en) * | 2018-04-25 | 2023-12-05 | 中国科学院上海微***与信息技术研究所 | Submicron Josephson tunnel junction and preparation method thereof |
-
1993
- 1993-04-15 JP JP5112175A patent/JP2535755B2/en not_active Expired - Lifetime
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| US11683995B2 (en) | 2020-08-03 | 2023-06-20 | International Business Machines Corporation | Lithography for fabricating Josephson junctions |
Also Published As
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| JPH06302873A (en) | 1994-10-28 |
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