JP2534967B2 - 二重注入による半導体素子の浅い接合の形成方法 - Google Patents
二重注入による半導体素子の浅い接合の形成方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、二重注入（Ｄｏｕｂｌ
ｅ Ｉｍｐｌａｎｔａｔｉｏｎ）による半導体素子の浅
い接合の形成方法に関するものであり、特に、半導体素
子で浅い接合を形成するためにシリコン層に１段階で４
９ＢＦ2 ソースを注入し、２段階で１１Ｂソースを注入
する、浅い接合の形成方法に関するものである。
ｅ Ｉｍｐｌａｎｔａｔｉｏｎ）による半導体素子の浅
い接合の形成方法に関するものであり、特に、半導体素
子で浅い接合を形成するためにシリコン層に１段階で４
９ＢＦ2 ソースを注入し、２段階で１１Ｂソースを注入
する、浅い接合の形成方法に関するものである。
【０００２】
【従来の技術】一般的に半導体素子の製造のとき、１つ
のタイプを持つシリコン層に他のタイプを持つ不純物ソ
ースを注入して接合を形成する。たとえば、ＰＭＯＳＦ
ＥＴを形成するためには、Ｎ型シリコン層の上部にゲー
ト酸化膜とゲート電極を形成し、Ｐタイプの不純物ソー
スをシリコン層に注入してソース／ドレインを形成す
る。
のタイプを持つシリコン層に他のタイプを持つ不純物ソ
ースを注入して接合を形成する。たとえば、ＰＭＯＳＦ
ＥＴを形成するためには、Ｎ型シリコン層の上部にゲー
ト酸化膜とゲート電極を形成し、Ｐタイプの不純物ソー
スをシリコン層に注入してソース／ドレインを形成す
る。
【０００３】しかしながら、不純物ソースがかなり深く
シリコン層に注入されて深い接合（Ｄｅｅｐ Ｊｕｎｃ
ｔｉｏｎ）を形成する場合、サブミクロン（Ｓｕｂ−Ｍ
ｉｃｒｏｎ）級のＭＯＳＦＥＴでは、ショートチャンネ
ル効果（Ｓｈｏｒｔ Ｃｈａ１ｎｅｌ Ｅｆｆｅｃ
ｔ）、深いパンチスルー（Ｄｅｅｐ Ｐｕｎｃｈ−Ｔｈ
ｒｏｕｇｈ）によるリーク電流の増加、消費電力の増加
および耐圧（Ｂｒｅａｋ−Ｄｏｗｎ Ｖｏｌｔａｇｅ）
が低下する、といった短所が発生する。
シリコン層に注入されて深い接合（Ｄｅｅｐ Ｊｕｎｃ
ｔｉｏｎ）を形成する場合、サブミクロン（Ｓｕｂ−Ｍ
ｉｃｒｏｎ）級のＭＯＳＦＥＴでは、ショートチャンネ
ル効果（Ｓｈｏｒｔ Ｃｈａ１ｎｅｌ Ｅｆｆｅｃ
ｔ）、深いパンチスルー（Ｄｅｅｐ Ｐｕｎｃｈ−Ｔｈ
ｒｏｕｇｈ）によるリーク電流の増加、消費電力の増加
および耐圧（Ｂｒｅａｋ−Ｄｏｗｎ Ｖｏｌｔａｇｅ）
が低下する、といった短所が発生する。
【０００４】従来の技術によって、Ｎ型シリコン層にＰ
型不純物ソースを予定の条件で注入して接合を形成する
方法は次のとおりである。
型不純物ソースを予定の条件で注入して接合を形成する
方法は次のとおりである。
【０００５】第１は、１１Ｂをたとえば３０〜３５Ｋｅ
Ｖエネルギーと、１×１０12ｃｍ-2のドース（ｄｏｓ
ｅ）量（不純物注入量）でＮ型シリコン層に注入する方
法がある。
Ｖエネルギーと、１×１０12ｃｍ-2のドース（ｄｏｓ
ｅ）量（不純物注入量）でＮ型シリコン層に注入する方
法がある。
【０００６】第２は、１段階で１１Ｂをたとえば３０〜
３５ＫｅＶエネルギーと、１×１０11ｃｍ-2の不純物注
入量でＮ型シリコン層に注入し、２段階で１１Ｂをたと
えば３０〜３５ＫｅＶエネルギーと、１×１０12ｃｍ-2
の不純物注入量でＮ型シリコン層に注入する方法があ
る。
３５ＫｅＶエネルギーと、１×１０11ｃｍ-2の不純物注
入量でＮ型シリコン層に注入し、２段階で１１Ｂをたと
えば３０〜３５ＫｅＶエネルギーと、１×１０12ｃｍ-2
の不純物注入量でＮ型シリコン層に注入する方法があ
る。
【０００７】第３は、４９ＢＦ2 をたとえば４５ＫｅＶ
エネルギーと、１×１０12ｃｍ-2の不純物注入量でＮ型
シリコン層に注入する方法等がある。
エネルギーと、１×１０12ｃｍ-2の不純物注入量でＮ型
シリコン層に注入する方法等がある。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
方法で接合を形成する場合、いろいろの問題点が発生す
る。
方法で接合を形成する場合、いろいろの問題点が発生す
る。
【０００９】第１の方法は、一番簡単な接合を形成する
方法であるが、半導体素子の製造のとき、Ｐ−チャンネ
ルのしきい値（ｔｈｒｅｓｈｏｌｄ）電圧だけでなく、
Ｎ−チャンネルのしきい値電圧をも考慮すべきであるの
で、Ｎ−チャンネルのしきい値電圧を調節のための追加
的な工程が必要となる。
方法であるが、半導体素子の製造のとき、Ｐ−チャンネ
ルのしきい値（ｔｈｒｅｓｈｏｌｄ）電圧だけでなく、
Ｎ−チャンネルのしきい値電圧をも考慮すべきであるの
で、Ｎ−チャンネルのしきい値電圧を調節のための追加
的な工程が必要となる。
【００１０】第２の方法は、Ｎ−チャンネルのしきい値
電圧を調節する注入工程とＰ−チャンネルのしきい値電
圧を調節する注入工程のとき、注入される不純物注入量
を適当に調節し、上記の第１の方法の短所を補完した方
法である。この第２の方法は、上記の第１の方法と同様
に、１１Ｂソースがもたらす特性のため、深い接合（Ｄ
ｅｅｐ Ｊｕｎｃｔｉｏｎ）が形成される。
電圧を調節する注入工程とＰ−チャンネルのしきい値電
圧を調節する注入工程のとき、注入される不純物注入量
を適当に調節し、上記の第１の方法の短所を補完した方
法である。この第２の方法は、上記の第１の方法と同様
に、１１Ｂソースがもたらす特性のため、深い接合（Ｄ
ｅｅｐ Ｊｕｎｃｔｉｏｎ）が形成される。
【００１１】第３の方法は、大きい質量値を持つ４９Ｂ
Ｆ2 ソースをシリコン層に注入することによって、シリ
コン層の表面に損傷（ｄａｍａｇｅ）を与えることにな
る。この損傷は、キャリアを捕獲（ｔｒａｐｐｉｎｇ）
する役割をすることになって、移動度が減少する現象が
発生する。また、４９ＢＦ2 ソースは飛程（ｐａｔｈｌ
ｅｎｇｔｈ）が短いので、全体的なドーパント（ｄｏｐ
ａｎｔ）の均一性の制御が難しい。
Ｆ2 ソースをシリコン層に注入することによって、シリ
コン層の表面に損傷（ｄａｍａｇｅ）を与えることにな
る。この損傷は、キャリアを捕獲（ｔｒａｐｐｉｎｇ）
する役割をすることになって、移動度が減少する現象が
発生する。また、４９ＢＦ2 ソースは飛程（ｐａｔｈｌ
ｅｎｇｔｈ）が短いので、全体的なドーパント（ｄｏｐ
ａｎｔ）の均一性の制御が難しい。
【００１２】上記の従来の技術でシリコン層に不純物ソ
ースを注入した後、シリコン層の損傷程度をテストした
ＴＷマップ（Ｔｈｅｒｍａｌ Ｗａｖｅ Ｍａｐ）によ
って測定した標準偏差と、シリコン層に不純物ソースを
注入させた後、９５０℃で３０分アニールした後、接合
の深さを測定したデータを表１に示す。
ースを注入した後、シリコン層の損傷程度をテストした
ＴＷマップ（Ｔｈｅｒｍａｌ Ｗａｖｅ Ｍａｐ）によ
って測定した標準偏差と、シリコン層に不純物ソースを
注入させた後、９５０℃で３０分アニールした後、接合
の深さを測定したデータを表１に示す。
【００１３】
【表１】 上記の表１で表したとおり、第２の方法はＴＷマップの
標準偏差が一番小さいが接合の深さが深く、第３の方法
は接合の深さは一番浅いがＴＷマップの標準偏差が一番
大きく表れることがわかる。
標準偏差が一番小さいが接合の深さが深く、第３の方法
は接合の深さは一番浅いがＴＷマップの標準偏差が一番
大きく表れることがわかる。
【００１４】本発明の目的は、上記の従来技術の接合深
さが深くなる問題点と、イオン注入されるドーパントの
均一性を表すＴＷマップの標準偏差が大きく表れる問題
点を解決することができる、二重注入による半導体素子
の浅い接合の形成方法を提供することにある。
さが深くなる問題点と、イオン注入されるドーパントの
均一性を表すＴＷマップの標準偏差が大きく表れる問題
点を解決することができる、二重注入による半導体素子
の浅い接合の形成方法を提供することにある。
【００１５】
【課題を解決するための手段】この発明による二重注入
による半導体素子の浅い接合の形成方法は、注入工程に
より半導体素子の接合領域を形成する方法において、Ｎ
型シリコン層に１段階で４９ＢＦ2 ソースを４５ＫｅＶ
のエネルギと２．０×１０11ｃｍ-2の不純物注入量で注
入する工程と、２段階で１１Ｂソースを３５ＫｅＶのエ
ネルギと１．１５×１０12ｃｍ-2の不純物注入量で注入
する工程とを備え、１段階の４９ＢＦ2ソースのシリコ
ン層への注入により、シリコン層の表面でＢＦ2 ソース
が衝突してＢとＦ2 イオンに分離されてシリコン層内に
注入されながら、シリコン層の単結晶シリコン格子構造
に格子変位が発生して疑似アモルファス領域に変化する
ことを特徴としている。
による半導体素子の浅い接合の形成方法は、注入工程に
より半導体素子の接合領域を形成する方法において、Ｎ
型シリコン層に１段階で４９ＢＦ2 ソースを４５ＫｅＶ
のエネルギと２．０×１０11ｃｍ-2の不純物注入量で注
入する工程と、２段階で１１Ｂソースを３５ＫｅＶのエ
ネルギと１．１５×１０12ｃｍ-2の不純物注入量で注入
する工程とを備え、１段階の４９ＢＦ2ソースのシリコ
ン層への注入により、シリコン層の表面でＢＦ2 ソース
が衝突してＢとＦ2 イオンに分離されてシリコン層内に
注入されながら、シリコン層の単結晶シリコン格子構造
に格子変位が発生して疑似アモルファス領域に変化する
ことを特徴としている。
【００１６】
【作用】本発明によれば、４９ＢＦ2 の短い飛程と大き
い質量によってシリコン層の一定の深さが格子変位（Ｌ
ａｔｔｉｃｅ Ｓｈｉｆｔ）される特性と、１１Ｂソー
スの注入されたドーパントの均一性の制御が容易である
という特性を利用している。
い質量によってシリコン層の一定の深さが格子変位（Ｌ
ａｔｔｉｃｅ Ｓｈｉｆｔ）される特性と、１１Ｂソー
スの注入されたドーパントの均一性の制御が容易である
という特性を利用している。
【００１７】
【実施例】以下、本発明の一実施例を、添付した図面を
参照して説明すれば次のとおりである。
参照して説明すれば次のとおりである。
【００１８】本発明は、Ｎ型シリコン層に１段階で４９
ＢＦ2 ソースを、４５ＫｅＶエネルギーにて２．０×１
０11ｃｍ-2の不純物注入量で注入した後、２段階で１１
Ｂソースを３５ＫｅＶエネルギーにて１．１５×１０12
ｃｍ-2の不純物注入量で注入する方法である。
ＢＦ2 ソースを、４５ＫｅＶエネルギーにて２．０×１
０11ｃｍ-2の不純物注入量で注入した後、２段階で１１
Ｂソースを３５ＫｅＶエネルギーにて１．１５×１０12
ｃｍ-2の不純物注入量で注入する方法である。
【００１９】図１は、本発明の一実施例によりＮ型シリ
コン層に１段階注入工程で４９ＢＦ2 ソースを注入する
ことにより、単結晶シリコン結晶構造に格子変位が発生
した状態を示す図である。
コン層に１段階注入工程で４９ＢＦ2 ソースを注入する
ことにより、単結晶シリコン結晶構造に格子変位が発生
した状態を示す図である。
【００２０】図１を参照して、本発明によりＮ型シリコ
ン層に４９ＢＦ2 ソースを１段階に注入すれば、４９Ｂ
Ｆ2 ソースがシリコン層に衝突する場合１１Ｂ＋３８Ｆ
2 に分離され、シリコン層の単結晶シリコン格子構造の
うちに浸透されながら単結晶シリコン格子構造１が変位
して疑似（ｑｕａｓｉ）アモルファス領域２が形成され
る。
ン層に４９ＢＦ2 ソースを１段階に注入すれば、４９Ｂ
Ｆ2 ソースがシリコン層に衝突する場合１１Ｂ＋３８Ｆ
2 に分離され、シリコン層の単結晶シリコン格子構造の
うちに浸透されながら単結晶シリコン格子構造１が変位
して疑似（ｑｕａｓｉ）アモルファス領域２が形成され
る。
【００２１】ここで、シリコン層の上部面を完全にアモ
ルファス格子構造に作ることになれば、２段階での１１
Ｂ注入のときシリコン層の上部面に注入されたＢイオン
が止まる効果は大きくなるが、後継ぎ工程の熱処理工程
でも損傷されたシリコン層の表面が完全に補償されない
ので、移動度が落ちる要因となる。したがって、１段階
の注入工程のときは、シリコン層に損傷を与えないなが
ら、格子変位を起こすことのできる程度に制御すべきで
ある。
ルファス格子構造に作ることになれば、２段階での１１
Ｂ注入のときシリコン層の上部面に注入されたＢイオン
が止まる効果は大きくなるが、後継ぎ工程の熱処理工程
でも損傷されたシリコン層の表面が完全に補償されない
ので、移動度が落ちる要因となる。したがって、１段階
の注入工程のときは、シリコン層に損傷を与えないなが
ら、格子変位を起こすことのできる程度に制御すべきで
ある。
【００２２】図２は、本発明の一実施例によりシリコン
層に１段階注入工程後、２段階注入工程で１１Ｂソース
をシリコン層に注入した状態を示す図である。
層に１段階注入工程後、２段階注入工程で１１Ｂソース
をシリコン層に注入した状態を示す図である。
【００２３】図２を参照して、本発明により１１Ｂソー
スを２段階注入し、２段階注入されるＢイオンが疑似ア
モルファス領域２に多く捕獲され、その下部の単結晶シ
リコン格子構造１の一部分まで、一部のＢイオンが注入
された不純物が注入された領域３ができる。また、図２
より、不純物が注入されて形成される接合の深さは、疑
似アモルファス領域２の深さよりは大きく増大されない
ことがわかる。
スを２段階注入し、２段階注入されるＢイオンが疑似ア
モルファス領域２に多く捕獲され、その下部の単結晶シ
リコン格子構造１の一部分まで、一部のＢイオンが注入
された不純物が注入された領域３ができる。また、図２
より、不純物が注入されて形成される接合の深さは、疑
似アモルファス領域２の深さよりは大きく増大されない
ことがわかる。
【００２４】上記の本発明により、シリコン層に不純物
ソースを２段階注入した後、注入工程のときシリコン層
の損傷程度をテストしたＴＷマップ（Ｔｈｅｒｍａｌ
Ｗａｖｅ Ｍａｐ）により測定された標準偏差（δ）は
０．３８％であり、シリコン層に不純物ソースを２段階
注入した後、９５０℃で３０分間アニールした後、接合
の深さを測定してみると０．３８μｍであった。すなわ
ち、本発明は従来の技術と比較して、注入工程のときシ
リコン層の損傷程度をテストした標準偏差が一番小さ
い。これは、ドーパントの均一性が向上されることを意
味する。また、アニール工程の後の接合の深さは、従来
技術の第３の方法による接合の深さと同一に浅い接合を
実現することができる。
ソースを２段階注入した後、注入工程のときシリコン層
の損傷程度をテストしたＴＷマップ（Ｔｈｅｒｍａｌ
Ｗａｖｅ Ｍａｐ）により測定された標準偏差（δ）は
０．３８％であり、シリコン層に不純物ソースを２段階
注入した後、９５０℃で３０分間アニールした後、接合
の深さを測定してみると０．３８μｍであった。すなわ
ち、本発明は従来の技術と比較して、注入工程のときシ
リコン層の損傷程度をテストした標準偏差が一番小さ
い。これは、ドーパントの均一性が向上されることを意
味する。また、アニール工程の後の接合の深さは、従来
技術の第３の方法による接合の深さと同一に浅い接合を
実現することができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
従来の技術と比べてしきい値電圧を低下させて電力の消
費を減少させることができる。また、耐圧を向上させる
ことによって、パンチスルーによるリーク電流を減少さ
せることができる。
従来の技術と比べてしきい値電圧を低下させて電力の消
費を減少させることができる。また、耐圧を向上させる
ことによって、パンチスルーによるリーク電流を減少さ
せることができる。
【図１】本発明の一実施例によりＮ型シリコン層に１段
階注入工程で４９ＢＦ2 ソースを注入することにより、
単結晶シリコン結晶構造に格子変位が発生した状態を示
す図である。
階注入工程で４９ＢＦ2 ソースを注入することにより、
単結晶シリコン結晶構造に格子変位が発生した状態を示
す図である。
【図２】本発明の一実施例によりシリコン層に１段階注
入工程後、２段階注入工程で１１Ｂソースをシリコン層
に注入した状態を示す図である。
入工程後、２段階注入工程で１１Ｂソースをシリコン層
に注入した状態を示す図である。
１ 単結晶シリコン結晶構造 ２ 疑似アモルファス領域 ３ 不純物が注入された領域 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高 在浣 大韓民国京畿道城南市壽井区太平４洞 3309−623番地 (72)発明者 玄 一善 大韓民国ソウル特別市江東区上一洞 住 公アパートメント301−405 (56)参考文献 特開 昭56−73470（ＪＰ，Ａ) 特開 平４−246823（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 注入工程により半導体素子の接合領域を
形成する方法において、 Ｎ型シリコン層に１段階で４９ＢＦ2 ソースを４５Ｋｅ
Ｖのエネルギと２．０×１０11ｃｍ-2の不純物注入量で
注入する工程と、 ２段階で１１Ｂソースを３５ＫｅＶのエネルギと１．１
５×１０12ｃｍ-2の不純物注入量で注入する工程とを備
え、 前記１段階の４９ＢＦ2 ソースのシリコン層への注入に
より、シリコン層の表面でＢＦ2 ソースが衝突してＢと
Ｆ2 イオンに分離されてシリコン層内に注入されなが
ら、シリコン層の単結晶シリコン格子構造に格子変位が
発生して疑似アモルファス領域に変化することを特徴と
する、二重注入による半導体素子の浅い接合の形成方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920010739A KR960012577B1 (ko) | 1992-06-20 | 1992-06-20 | 이중주입 (Double Implant) 공정에 의한 채널형성방법 |
| KR92P10739 | 1992-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661170A JPH0661170A (ja) | 1994-03-04 |
| JP2534967B2 true JP2534967B2 (ja) | 1996-09-18 |
Family
ID=19334985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147674A Expired - Fee Related JP2534967B2 (ja) | 1992-06-20 | 1993-06-18 | 二重注入による半導体素子の浅い接合の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2534967B2 (ja) |
| KR (1) | KR960012577B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460757B1 (ko) * | 2003-04-30 | 2004-12-14 | 주식회사 하이닉스반도체 | 이중 도핑 구조의 초박형 에피채널 반도체 소자의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673470A (en) * | 1979-11-21 | 1981-06-18 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| US5155369A (en) * | 1990-09-28 | 1992-10-13 | Applied Materials, Inc. | Multiple angle implants for shallow implant |
-
1992
- 1992-06-20 KR KR1019920010739A patent/KR960012577B1/ko not_active IP Right Cessation
-
1993
- 1993-06-18 JP JP5147674A patent/JP2534967B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001448A (ko) | 1994-01-11 |
| KR960012577B1 (ko) | 1996-09-23 |
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